パルス幅補正装置およびパルス幅補正方法
【課題】二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止すること。
【解決手段】デューティー比検出回路3は、二値化信号DIのデューティー比の基準値からのずれを検出し、遅延回路5は、二値化信号DIを所定の遅延量だけ順次遅延させた遅延信号DLを生成し、セレクタ6は、デューティー比検出回路3にて検出された二値化信号DIのデューティー比のずれに対応した遅延信号DLnを遅延信号DLから選択し、パルス幅補正回路7は、セレクタ6にて選択された遅延信号DLnを用いることにより、二値化信号DIのパルス幅を補正する。
【解決手段】デューティー比検出回路3は、二値化信号DIのデューティー比の基準値からのずれを検出し、遅延回路5は、二値化信号DIを所定の遅延量だけ順次遅延させた遅延信号DLを生成し、セレクタ6は、デューティー比検出回路3にて検出された二値化信号DIのデューティー比のずれに対応した遅延信号DLnを遅延信号DLから選択し、パルス幅補正回路7は、セレクタ6にて選択された遅延信号DLnを用いることにより、二値化信号DIのパルス幅を補正する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はパルス幅補正装置およびパルス幅補正方法に関し、特に、二値化によってデューティー比が変動した信号のパルス幅を補正する方法に適用して好適なものである。
【背景技術】
【0002】
受信端で受信された受信信号を二値化する場合、受信信号の波形歪やコンパレートレベルの変動により、二値化後の波形のデューティー比が変動することが知られている。そして、このようなデューティー比が変動した二値化信号を再生クロックに同期させて取り込むと、本来はロウレベルとして取り込まれるタイミングでハイレベルとなったり、本来はハイレベルとして取り込まれるタイミングでロウレベルとなったりすることから、データが誤って取り込まれることがある(特許文献1)。
【0003】
ここで、データ受信回路の前段にアナログコンパレータ回路を搭載し、デューティー比が増大する場合には、コンパレートレベルを上げることでパルス幅を短くし、デューティー比が減少する場合には、コンパレートレベルを下げることでパルス幅を長くすることによって、データが誤って取り込まれるのを防止することができる。
【0004】
【特許文献1】特開昭58−3119号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、上記従来の技術によれば、アナログコンパレータ回路が前段に搭載されたデータ受信回路には適用できるが、光コネクタのように光受信器自体がコンパレータを兼ねるような装置では、光ケーブルの材質や曲げにより容易にコンパレートレベルが変動し、コンパレートレベルの調整も困難である。そのため、光コネクタなどの装置では、二値化後の波形のデューティー比の変動に応じてパルス幅を調整することが困難となり、データが誤って取り込まれるのを防止することができないという問題があった。
【0006】
本発明は、上記に鑑みてなされたものであって、二値化後の波形のデューティー比が変動する場合においても、二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能なパルス幅補正装置およびパルス幅補正方法を得ることを目的とする。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、本発明は、二値化信号のデューティー比の基準値からのずれを検出するデューティー比検出部と、前記デューティー比検出部にて検出されたデューティー比のずれに基づいて、前記二値化信号のパルス幅を補正するパルス幅補正部とを備えることを特徴とするパルス幅補正装置を提供する。
【発明の効果】
【0008】
この発明によれば、二値化後の波形のデューティー比が変動する場合においても、二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能であるという効果を奏する。
【発明を実施するための最良の形態】
【0009】
以下に、本発明に係るパルス幅補正装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【0010】
実施の形態1.
図1は、本発明に係るパルス幅補正装置の実施の形態1の概略構成を示すブロック図である。図1において、パルス幅補正装置には、クロック再生回路1、電圧制御発振器2、デューティー比検出回路3、パルス幅補正制御回路4、遅延回路5、セレクタ6およびパルス幅補正回路7が設けられている。なお、クロック再生回路1および電圧制御発振器2は、PLL(Phase Locked Loop)回路を構成することができる。
【0011】
ここで、クロック再生回路1は、二値化信号DIと再生クロックRKとの位相差に基づいて、電圧制御発振器2を電圧制御することができる。電圧制御発振器2は、クロック再生回路1による電圧制御に基づいて、二値化信号DIに同期した再生クロックRKを生成することができる。デューティー比検出回路3は、二値化信号DIのデューティー比の基準値からのずれを検出することができる。遅延回路5は、二値化信号DIを所定の遅延量だけ順次遅延させた遅延信号DLを生成することができる。セレクタ6は、遅延回路5にて生成された遅延信号DLのうちのずれかの遅延信号DLnを選択することができる。パルス幅補正制御回路4は、デューティー比検出回路3にて検出された二値化信号DIのデューティー比のずれに基づいて、遅延信号DLnをセレクタ6に選択させることができる。パルス幅補正回路7は、セレクタ6にて選択された遅延信号DLnを用いることにより、二値化信号DIのパルス幅を補正することができる。
【0012】
図2は、図1のデューティー比検出回路3の概略構成の一例を示すブロック図である。図2において、デューティー比検出回路3には、クロック分離回路11、立ち上がりエッジ遅延回路12、立ち下がりエッジ遅延回路13、データエッジ検出回路14、15、デューティーずれ幅演算回路16およびデューティーずれ方向判定回路17が設けられている。
【0013】
ここで、クロック分離回路11は、立ち上がりエッジを基点として再生クロックRKを出力する第1クロックと、立ち下がりエッジを基点として再生クロックRKを出力する第2クロックを生成することができる。立ち上がりエッジ遅延回路12は、再生クロックRKの立ち上がりエッジを基点として、第1クロックを所定の遅延量だけ順次遅延させた遅延クロックを生成することができる。例えば、立ち上がりエッジ遅延回路12は、再生クロックRKの立ち上がりエッジを基点として、再生クロックRKの周期TをN(Nは2以上の整数)等分した遅延量だけ第1クロックを順次遅延させた遅延クロックを生成することができる。立ち下がりエッジ遅延回路13は、再生クロックRKの立ち下がりエッジを基点として、第2クロックを所定の遅延量だけ順次遅延させた遅延クロックを生成することができる。例えば、立ち下がりエッジ遅延回路13は、再生クロックRKの立ち下がりエッジを基点として、再生クロックRKの周期をN(Nは2以上の整数)等分した遅延量だけ第2クロックを順次遅延させた遅延クロックを生成することができる。
【0014】
データエッジ検出回路14は、立ち上がりエッジ遅延回路12にて生成された遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出することができる。データエッジ検出回路15は、立ち下がりエッジ遅延回路13にて生成された遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出することができる。デューティーずれ幅演算回路16は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ幅を演算することができる。デューティーずれ方向判定回路17は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ方向を判定することができる。
【0015】
図3は、図1の遅延回路5の概略構成の一例を示すブロック図である。図3において、遅延回路5には、遅延素子L1〜L7が設けられている。ここで、遅延素子L1〜L7は順次直列接続され、初段の遅延素子L1には、二値化信号DIが入力されるとともに、各段の遅延素子L1〜L7の出力はセレクタ6に入力されている。
【0016】
図4は、図1のパルス幅補正回路7の概略構成の一例を示すブロック図である。図4において、パルス幅補正回路7には、ANDゲート21、ORゲート22およびセレクタ23が設けられている。
【0017】
ここで、ANDゲート21は、セレクタ6にて選択された遅延信号DLnと二値化信号DIとの論理積をとることで、図2のデューティーずれ幅演算回路16にて演算された二値化信号DIのデューティー比のずれ幅分だけ二値化信号DIのパルス幅を短くすることができる。ORゲート22は、セレクタ6にて選択された遅延信号DLnと二値化信号DIとの論理和をとることで、図2のデューティーずれ幅演算回路16にて演算された二値化信号DIのデューティー比のずれ幅分だけ二値化信号DIのパルス幅を長くすることができる。セレクタ23は、デューティーずれ方向判定回路17にて演算された二値化信号DIのデューティー比のずれ方向に基づいて、ANDゲート21またはORゲート22のいずれか一方の出力を選択することができる。
【0018】
図5は、図1のパルス幅補正装置に入力される二値化信号DIの生成方法を示すタイミングチャートである。図5において、コンパレートレベルがTSである場合、受信信号RDはt2〜t5の期間およびt8〜t11の期間においてコンパレートレベルTS以上となる。このため、受信信号RDをコンパレートレベルTSで二値化すると、t2〜t5の期間およびt8〜t11の期間においてハイレベルとなる二値化信号DI1が生成される。
【0019】
また、コンパレートレベルがTHである場合、受信信号RDはt3〜t4の期間およびt9〜t10の期間においてコンパレートレベルTH以上となる。このため、受信信号RDをコンパレートレベルTHで二値化すると、t3〜t4の期間およびt9〜t10の期間においてハイレベルとなる二値化信号DI2が生成される。
【0020】
また、コンパレートレベルがTLである場合、受信信号RDはt1〜t6の期間およびt7〜t12の期間においてコンパレートレベルTL以上となる。このため、受信信号RDをコンパレートレベルTLで二値化すると、t1〜t6の期間およびt7〜t12の期間においてハイレベルとなる二値化信号DI3が生成される。
【0021】
図6は、図5の二値化信号DI1を再生クロックRK1に同期させて取り込んだ時の取り込み信号DM1を示すタイミングチャートである。図6において、再生クロックRK1は二値化信号DI1に同期しているものとする。そして、コンパレートレベルがTSである場合、二値化信号DI1の立ち上がりエッジおよび立ち下がりエッジを再生クロックRK1の立ち上がりで取り込むことができ、二値化信号DI1の波形に対応した取り込み信号DM1を得ることができる。
【0022】
図7は、図5の二値化信号DI2を再生クロックRK2に同期させて取り込んだ時の取り込み信号DM2を示すタイミングチャートである。図7において、再生クロックRK2は二値化信号DI2に同期しているものとする。そして、コンパレートレベルがTHである場合、二値化信号DI2のデューティー比は図6の二値化信号DI1のデューティー比よりも小さくなる。このため、例えば、時刻tbにおいては、図6の二値化信号DI1はハイレベルであるのに対して、図7の二値化信号DI2はロウレベルとなる。この結果、再生クロックRK2に同期して図7の二値化信号DI2を取り込むと、時刻tbにおいては、二値化信号DI2の立ち下がりエッジが誤って取り込まれることから、取り込み信号DM2は二値化信号DI2の波形と異なるようになる。
【0023】
図8は、図5の二値化信号DI3を再生クロックRK3に同期させて取り込んだ時の取り込み信号DM3を示すタイミングチャートである。図8において、再生クロックRK3は二値化信号DI3に同期しているものとする。そして、コンパレートレベルがTLである場合、二値化信号DI3のデューティー比は図6の二値化信号DI1のデューティー比よりも大きくなる。このため、例えば、時刻taにおいては、図6の二値化信号DI1はロウレベルであるのに対して、図8の二値化信号DI3はハイレベルとなる。この結果、再生クロックRK3に同期して図8の二値化信号DI3を取り込むと、時刻taにおいては、二値化信号DI3の立ち下がりエッジが取り込まれなくなることから、取り込み信号DM3は二値化信号DI3の波形と異なるようになる。
【0024】
そして、図1のパルス幅補正装置には、図6の二値化信号DI1、図7の二値化信号DI2または図8の二値化信号DI3が二値化信号DIとして入力される。そして、パルス幅補正装置は、二値化信号DIのエッジ位置が再生クロックRKの周期T内のどの位置に存在するかを判断することで、二値化信号DIのデューティー比のずれを検出し、そのデューティー比のずれの分だけ二値化信号DIのパルス幅を増減することで、二値化信号DIのデューティー比のずれを補正することができる。
【0025】
図9は、図1のパルス幅補正装置にて補正される二値化信号DIのエッジ位置と再生クロックRKとの関係を示すタイミングチャートである。図9において、二値化信号DIのデューティー比が正常の場合(図6の二値化信号DI1の場合)、二値化信号DIの立ち下がりエッジE1の位置は、再生クロックRKと位相差のないクロックIKの立ち下がりエッジの位置に一致しているものとする。
【0026】
そして、二値化信号DIのデューティー比が小さい場合(図7の二値化信号DI2の場合)、二値化信号DIの立ち下がりエッジE2の位置は、クロックIKの立ち下がりエッジの位置よりも進んだ位置になる。このため、二値化信号DIの立ち下がりエッジE2の位置が進んでいる場合には、二値化信号DIの立ち下がりエッジE2の位置が進んだ分だけ二値化信号DIのパルス幅を増大させることで、二値化信号DIのデューティー比のずれを補正することができ、二値化信号DIの取り込みミスを防止することができる。
【0027】
一方、二値化信号DIのデューティー比が大きい場合(図8の二値化信号DI3の場合)、二値化信号DIの立ち下がりエッジE3の位置は、クロックIKの立ち下がりエッジの位置よりも遅れた位置になる。このため、二値化信号DIの立ち下がりエッジE3の位置が遅れている場合には、二値化信号DIの立ち下がりエッジE3の位置が遅れた分だけ二値化信号DIのパルス幅を減少させることで、二値化信号DIのデューティー比のずれを補正することができ、二値化信号DIの取り込みミスを防止することができる。
【0028】
具体的には、図1において、二値化信号DIがパルス幅補正装置に入力されると、この二値化信号DIは、クロック再生回路1、遅延回路5およびパルス幅補正回路7に供給される。そして、クロック再生回路1は、二値化信号DIを受け取ると、その二値化信号DIをデューティー比検出回路3に出力する。また、クロック再生回路1は、電圧制御発振器2から出力された再生クロックRKと二値化信号DIとを比較し、二値化信号DIと再生クロックRKとの位相差に対応した制御電圧を電圧制御発振器2に出力する。そして、電圧制御発振器2は、クロック再生回路1から出力された制御電圧に基づいて発振周波数を変化させることで、再生クロックRKと二値化信号DIとの位相差がゼロに近づくように再生クロックRKの周波数を調整し、二値化信号DIに同期した再生クロックRKをクロック再生回路1およびデューティー比検出回路3に出力する。
【0029】
そして、デューティー比検出回路3は、二値化信号DIおよび再生クロックRKを受け取ると、二値化信号DIを図2のデータエッジ検出回路14、15に供給するとともに、再生クロックRKを図2のクロック分離回路11に供給する。そして、クロック分離回路11は、再生クロックRKが入力されると、立ち上がりエッジを基点として再生クロックRKを出力する第1クロックを生成し、立ち上がりエッジ遅延回路12に出力するとともに、立ち下がりエッジを基点として再生クロックRKを出力する第2クロックを生成し、立ち下がりエッジ遅延回路13に出力する。
【0030】
そして、立ち上がりエッジ遅延回路12は、再生クロックRKの立ち上がりエッジを基点として、例えば、再生クロックRKの周期Tを8等分した遅延量だけ第1クロックを順次遅延させた遅延クロックを生成し、データエッジ検出回路14に出力する。また、立ち下がりエッジ遅延回路13は、再生クロックRKの立ち下がりエッジを基点として、例えば、再生クロックRKの周期Tを8等分した遅延量だけ第2クロックを順次遅延させた遅延クロックを生成し、データエッジ検出回路15に出力する。
【0031】
そして、データエッジ検出回路14は、立ち上がりエッジ遅延回路12にて生成された遅延クロックを受け取ると、その遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出し、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。また、データエッジ検出回路15は、立ち下がりエッジ遅延回路13にて生成された遅延クロックを受け取ると、その遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出し、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0032】
そして、デューティーずれ幅演算回路16は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ幅DZを演算し、その二値化信号DIのデューティー比のずれ幅DZを図1のパルス幅補正制御回路4に出力する。また、デューティーずれ方向判定回路17は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ方向DDを判定し、その二値化信号DIのデューティー比のずれ方向DDを図1のパルス幅補正制御回路4に出力する。
【0033】
図10は、二値化信号DIの立ち下がりエッジが遅れている場合のデューティーずれ幅の検出方法を示すタイミングチャートである。図10において、図8の二値化信号DI3が図1のパルス幅補正装置に入力されたものとすると、二値化信号DI3に同期した再生クロックRK3が生成され、再生クロックRK3が図2のクロック分離回路11に供給される。そして、クロック分離回路11において、立ち上がりエッジを基点として再生クロックRK3を出力する第1クロックRC3が生成され、立ち上がりエッジ遅延回路12に出力されるとともに、立ち下がりエッジを基点として再生クロックRK3を出力する第2クロックIC3が生成され、立ち下がりエッジ遅延回路13に出力される。
【0034】
そして、立ち上がりエッジ遅延回路12において、再生クロックRK3の周期Tを8等分した遅延量だけ第1クロックRC3が遅延されることで、再生クロックRK3の一周期T内にエッジG1〜G8をそれぞれ有する遅延クロックRL3が生成され、データエッジ検出回路14に出力される。また、立ち下がりエッジ遅延回路13において、再生クロックRK3の周期Tを8等分した遅延量だけ第2クロックIC3が遅延されることで、再生クロックRK3の一周期T内にエッジG11〜G18をそれぞれ有する遅延クロックIL3が生成され、データエッジ検出回路15に出力される。
【0035】
そして、データエッジ検出回路14は、立ち上がりエッジ遅延回路12から遅延クロックRL3が入力されると、二値化信号DI3の立ち下がりエッジE3の位置と、遅延クロックRL3のエッジG1〜G8の位置とを順次比較する。そして、例えば、二値化信号DI3の立ち下がりエッジE3の位置が、遅延クロックRL3のエッジG7、G8間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。また、データエッジ検出回路15は、立ち下がりエッジ遅延回路13から遅延クロックIL3が入力されると、二値化信号DI3の立ち下がりエッジE3の位置と、遅延クロックIL3のエッジG11〜G18の位置とを順次比較する。そして、例えば、二値化信号DI3の立ち下がりエッジE3の位置が、遅延クロックIL3のエッジG13、G14間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0036】
そして、デューティーずれ幅演算回路16は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG7、G8間にあるという通知を受けると、遅延クロックRL3のエッジG5の位置と遅延クロックRL3のエッジG7の位置との差分を演算することで、二値化信号DI3の立ち下がりエッジE3が再生クロックRK3の周期Tの2/8だけ遅延していると判断することができる。また、デューティーずれ幅演算回路16は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG13、G14間にあるという通知を受けると、遅延クロックIL3のエッジG11の位置と遅延クロックIL3のエッジG13の位置との差分を演算することで、二値化信号DI3の立ち下がりエッジE3の位置が再生クロックRK3の周期Tの2/8だけ遅延していると判断することができる。
【0037】
また、デューティーずれ方向判定回路17は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG7、G8間にあるという通知を受けると、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG5の位置よりも進んでいるか遅れているかを判定する。また、デューティーずれ方向判定回路17は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG13、G14間にあるという通知を受けると、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG15の位置よりも進んでいるか遅れているかを判定する。そして、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG5の位置よりも遅れており、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG15の位置よりも進んでいる場合、二値化信号DI3の立ち下がりエッジE3の位置が遅れる方向にずれていると判断することができる。
【0038】
図11は、二値化信号DIの立ち下がりエッジが進んでいる場合のデューティーずれ幅の検出方法を示すタイミングチャートである。図11において、図7の二値化信号DI2が図1のパルス幅補正装置に入力されたものとすると、二値化信号DI2に同期した再生クロックRK2が生成され、再生クロックRK2が図2のクロック分離回路11に供給される。そして、クロック分離回路11において、立ち上がりエッジを基点として再生クロックRK2を出力する第1クロックRC2が生成され、立ち上がりエッジ遅延回路12に出力されるとともに、立ち下がりエッジを基点として再生クロックRK2を出力する第2クロックIC2が生成され、立ち下がりエッジ遅延回路13に出力される。
【0039】
そして、立ち上がりエッジ遅延回路12において、再生クロックRK2の周期Tを8等分した遅延量だけ第1クロックRC2が遅延されることで、再生クロックRK2の一周期T内にエッジG22〜G28をそれぞれ有する遅延クロックRL2が生成され、データエッジ検出回路14に出力される。また、立ち下がりエッジ遅延回路13において、再生クロックRK2の周期Tを8等分した遅延量だけ第2クロックIC2が遅延されることで、再生クロックRK2の一周期T内にエッジG31〜G38をそれぞれ有する遅延クロックIL2が生成され、データエッジ検出回路15に出力される。
【0040】
そして、データエッジ検出回路14は、立ち上がりエッジ遅延回路12から遅延クロックRL2が入力されると、二値化信号DI2の立ち下がりエッジE2の位置と、遅延クロックRL2のエッジG21〜G28の位置とを順次比較する。そして、例えば、二値化信号DI2の立ち下がりエッジE2の位置が、遅延クロックRL2のエッジG22、G23間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0041】
また、データエッジ検出回路15は、立ち下がりエッジ遅延回路13から遅延クロックIL2が入力されると、二値化信号DI2の立ち下がりエッジE2の位置と、遅延クロックIL2のエッジG31〜G38の位置とを順次比較する。そして、例えば、二値化信号DI2の立ち下がりエッジE2の位置が、遅延クロックIL2のエッジG36、G37間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0042】
そして、デューティーずれ幅演算回路16は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG22、G23間にあるという通知を受けると、遅延クロックRL2のエッジG21の位置と遅延クロックRL2のエッジG23の位置との差分を演算することで、二値化信号DI2の立ち下がりエッジE2が再生クロックRK2の周期Tの2/8だけ遅延していると判断することができる。また、デューティーずれ幅演算回路16は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG36、G37間にあるという通知を受けると、遅延クロックIL2のエッジG35の位置と遅延クロックIL2のエッジG37の位置との差分を演算することで、二値化信号DI2の立ち下がりエッジE2の位置が再生クロックRK2の周期Tの2/8だけ遅延していると判断することができる。
【0043】
また、デューティーずれ方向判定回路17は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG22、G23間にあるという通知を受けると、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG25の位置よりも進んでいるか遅れているかを判定する。また、デューティーずれ方向判定回路17は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG36、G37間にあるという通知を受けると、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG35の位置よりも進んでいるか遅れているかを判定する。そして、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG25の位置よりも進んでおり、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG35の位置よりも遅れている場合、二値化信号DI2の立ち下がりエッジE2の位置が進む方向にずれていると判断することができる。
【0044】
図12は、二値化信号DIのパルス幅補正に使用される遅延クロックの生成方法を示すタイミングチャートである。図12において、図10の再生クロックRK2の周期Tを8等分した遅延量だけ第1クロックRC3を順次遅延させるものとすると、図2の立ち上がりエッジ遅延回路12には、7段分の遅延素子L11〜L17を設けることができる。なお、各遅延素子L11〜L17の遅延量は、図3の遅延素子L1〜L7の遅延量と同一になるように設定することができる。そして、第1クロックRC3を遅延素子L11〜L17に順次入力し、遅延素子L11への入力および各遅延素子L11〜L17からの出力を取り出すことにより、図10のエッジG1〜G8を有する遅延クロックP1〜P8を得ることができる。なお、図2の立ち下がりエッジ遅延回路13についても同様である。
【0045】
一方、図1において、二値化信号DIが遅延回路5に入力されると、二値化信号DIは図3の遅延素子L1〜L7に順次入力される。そして、二値化信号DIは遅延素子L1〜L7にて順次遅延され、遅延素子L1への入力および各遅延素子L1〜L7からの出力が遅延信号DLとしてセレクタ6に供給される。また、パルス幅補正制御回路4は、二値化信号DIのデューティー比のずれ幅DZおよびずれ方向DDをデューティー比検出回路3から受け取ると、二値化信号DIのデューティー比のずれ幅DZを指定する遅延信号選択信号SLを生成し、セレクタ6に出力するとともに、デューティー比のずれ方向DDを指定する切り替え信号SDを生成し、パルス幅補正回路7に出力する。
【0046】
そして、セレクタ6は、遅延信号選択信号SLに従って遅延信号DLを選択することにより、二値化信号DIのデューティー比のずれ幅DZ分だけ遅延された遅延信号DLnをパルス幅補正回路7に出力する。そして、遅延信号DLnがパルス幅補正回路7に入力されると、遅延信号DLnは図4のANDゲート21およびORゲート22に入力される。そして、ANDゲート21において、遅延信号DLnと二値化信号DIとの論理積がとられることで、二値化信号DIのデューティー比のずれ幅DZ分だけ二値化信号DIのパルス幅が短縮され、セレクタ6に出力される。また、ORゲート22において、遅延信号DLnと二値化信号DIとの論理和がとられることで、二値化信号DIのデューティー比のずれ幅DZ分だけ二値化信号DIのパルス幅が延長され、セレクタ6に出力される。
【0047】
そして、切り替え信号SDにて指定されたデューティー比のずれ方向DDが図10の遅れ方向の場合、セレクタ6はANDゲート21の出力を選択することで、二値化信号DIのデューティー比のずれ幅DZ分だけパルス幅が短縮された二値化信号DIを出力信号OUTとして出力する。一方、切り替え信号SDにて指定されたデューティー比のずれ方向DDが図11の進み方向の場合、セレクタ6はORゲート22の出力を選択することで、二値化信号DIのデューティー比のずれ幅DZ分だけパルス幅が延長された二値化信号DIを出力信号OUTとして出力する。
【0048】
これにより、デューティー比検出回路3によって検出されたデューティー比のずれが打ち消されるように、二値化信号DIのパルス幅を増減することができる。このため、受信信号の波形歪や二値化のコンパレートレベルの変動により、二値化信号DIのデューティー比が変動する場合においても、コンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能となり、データ受信時のデータ誤りを低減することができる。
【0049】
実施の形態2.
上述した実施の形態1では、図5の受信信号RDを二値化した二値化信号DIを図1のクロック再生回路1に入力する方法について説明したが、図1の点線で示すように、パルス幅補正回路7から出力された出力信号OUTをクロック再生回路1に入力するようにしてもよい。
【0050】
受信信号RDを二値化した二値化信号DIに対してクロック再生回路1で位相同期させると、二値化信号DIのデューティー比の変化によって再生クロックRKが正しい周波数でロックしなくなる。このため、デューティー比検出回路3でのデューティー比のずれ自体の検出に誤差を生じ、二値化信号DIのパルス幅の補正精度が劣化する。
【0051】
これに対して、パルス幅補正回路7から出力された出力信号OUTをクロック再生回路1に入力することで、デューティー比のずれが補正された二値化信号DIに対してクロック再生回路1で位相同期させることができる。このため、再生クロックCKの周波数を正しくロックさせることが可能となり、デューティー比検出回路3でのデューティー比のずれの検出誤差を低減させることが可能となることから、二値化信号DIのパルス幅の補正精度を向上させることができる。
【0052】
実施の形態3.
上述した実施の形態1では、デューティー比検出回路3でデューティー比のずれ幅を検出するために、再生クロックRKの一周期Tを8分割する方法について説明したが、デューティー比のずれ幅の検出精度を高めるために、16分割、32分割など8分割を超える分割数に設定してもよい。なお、再生クロックRKの一周期Tの分割数は、二値化信号DIのパルス幅を補正した時に、二値化信号DIの取り込み時の誤りが生じないように設定すればよい。
【0053】
実施の形態4.
上述した実施の形態1では、デューティー比のずれを検出するために、電圧制御発振器2から出力された再生クロックRKをデューティー比検出回路3に入力する方法について説明したが、再生クロックRKの周波数は二値化信号DIのデューティー比などに影響するので、発振器により周波数が固定された固定クロックを生成させ、この固定クロックを図2の立ち上がりエッジ遅延回路12と立ち下がりエッジ遅延回路13で遅延させることで、デューティー比のずれを検出するようにしてもよい。なお、この場合には、デューティー比検出回路3にて検出されるデューティー比のずれ幅と遅延回路5の遅延量が非同期であり一致しないことから、デューティー比検出回路3にて検出されるデューティー比のずれ幅に最も近い遅延量を有する遅延信号DLnを遅延回路5の出力から選択することができる。
【産業上の利用可能性】
【0054】
以上のように本発明に係るパルス幅補正装置は、二値化のコンパレートレベルを調整することなく、二値化後の波形のデューティー比のずれを補正することができ、光コネクタやシリアルデータ受信装置などの二値化されたデータを受信する装置に適している。
【図面の簡単な説明】
【0055】
【図1】本発明に係るパルス幅補正装置の実施の形態1の概略構成を示すブロック図である。
【図2】図1のデューティー比検出回路の概略構成の一例を示すブロック図である。
【図3】図1の遅延回路の概略構成の一例を示すブロック図である。
【図4】図1のパルス幅補正回路の概略構成の一例を示すブロック図である。
【図5】図1のパルス幅補正装置に入力される二値化信号DIの生成方法を示すタイミングチャートである。
【図6】図5の二値化信号DI1を再生クロックRK1に同期させて取り込んだ時の取り込み信号DM1を示すタイミングチャートである。
【図7】図5の二値化信号DI2を再生クロックRK2に同期させて取り込んだ時の取り込み信号DM2を示すタイミングチャートである。
【図8】図5の二値化信号DI3を再生クロックRK3に同期させて取り込んだ時の取り込み信号DM3を示すタイミングチャートである。
【図9】図1のパルス幅補正装置にて補正される二値化信号DIのエッジ位置と再生クロックRKとの関係を示すタイミングチャートである。
【図10】二値化信号DIの立ち下がりエッジが遅れている場合のデューティーずれ幅の検出方法を示すタイミングチャートである。
【図11】二値化信号DIの立ち下がりエッジが進んでいる場合のデューティーずれ幅の検出方法を示すタイミングチャートである。
【図12】二値化信号DIのパルス幅補正に使用される遅延クロックの生成方法を示すタイミングチャートである。
【符号の説明】
【0056】
1 クロック再生回路
2 電圧制御発振器
3 デューティー比検出回路
4 パルス幅補正制御回路
5 遅延回路
6、23 セレクタ
7 パルス幅補正回路
11 クロック分離回路
12 立ち上がりエッジ遅延回路
13 立ち下がりエッジ遅延回路
14、15 データエッジ検出回路
16 デューティーずれ幅演算回路
17 デューティーずれ方向判定回路
L1〜L7、L11〜L17 遅延素子
21 ANDゲート
22 ORゲート
【技術分野】
【0001】
本発明はパルス幅補正装置およびパルス幅補正方法に関し、特に、二値化によってデューティー比が変動した信号のパルス幅を補正する方法に適用して好適なものである。
【背景技術】
【0002】
受信端で受信された受信信号を二値化する場合、受信信号の波形歪やコンパレートレベルの変動により、二値化後の波形のデューティー比が変動することが知られている。そして、このようなデューティー比が変動した二値化信号を再生クロックに同期させて取り込むと、本来はロウレベルとして取り込まれるタイミングでハイレベルとなったり、本来はハイレベルとして取り込まれるタイミングでロウレベルとなったりすることから、データが誤って取り込まれることがある(特許文献1)。
【0003】
ここで、データ受信回路の前段にアナログコンパレータ回路を搭載し、デューティー比が増大する場合には、コンパレートレベルを上げることでパルス幅を短くし、デューティー比が減少する場合には、コンパレートレベルを下げることでパルス幅を長くすることによって、データが誤って取り込まれるのを防止することができる。
【0004】
【特許文献1】特開昭58−3119号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、上記従来の技術によれば、アナログコンパレータ回路が前段に搭載されたデータ受信回路には適用できるが、光コネクタのように光受信器自体がコンパレータを兼ねるような装置では、光ケーブルの材質や曲げにより容易にコンパレートレベルが変動し、コンパレートレベルの調整も困難である。そのため、光コネクタなどの装置では、二値化後の波形のデューティー比の変動に応じてパルス幅を調整することが困難となり、データが誤って取り込まれるのを防止することができないという問題があった。
【0006】
本発明は、上記に鑑みてなされたものであって、二値化後の波形のデューティー比が変動する場合においても、二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能なパルス幅補正装置およびパルス幅補正方法を得ることを目的とする。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、本発明は、二値化信号のデューティー比の基準値からのずれを検出するデューティー比検出部と、前記デューティー比検出部にて検出されたデューティー比のずれに基づいて、前記二値化信号のパルス幅を補正するパルス幅補正部とを備えることを特徴とするパルス幅補正装置を提供する。
【発明の効果】
【0008】
この発明によれば、二値化後の波形のデューティー比が変動する場合においても、二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能であるという効果を奏する。
【発明を実施するための最良の形態】
【0009】
以下に、本発明に係るパルス幅補正装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【0010】
実施の形態1.
図1は、本発明に係るパルス幅補正装置の実施の形態1の概略構成を示すブロック図である。図1において、パルス幅補正装置には、クロック再生回路1、電圧制御発振器2、デューティー比検出回路3、パルス幅補正制御回路4、遅延回路5、セレクタ6およびパルス幅補正回路7が設けられている。なお、クロック再生回路1および電圧制御発振器2は、PLL(Phase Locked Loop)回路を構成することができる。
【0011】
ここで、クロック再生回路1は、二値化信号DIと再生クロックRKとの位相差に基づいて、電圧制御発振器2を電圧制御することができる。電圧制御発振器2は、クロック再生回路1による電圧制御に基づいて、二値化信号DIに同期した再生クロックRKを生成することができる。デューティー比検出回路3は、二値化信号DIのデューティー比の基準値からのずれを検出することができる。遅延回路5は、二値化信号DIを所定の遅延量だけ順次遅延させた遅延信号DLを生成することができる。セレクタ6は、遅延回路5にて生成された遅延信号DLのうちのずれかの遅延信号DLnを選択することができる。パルス幅補正制御回路4は、デューティー比検出回路3にて検出された二値化信号DIのデューティー比のずれに基づいて、遅延信号DLnをセレクタ6に選択させることができる。パルス幅補正回路7は、セレクタ6にて選択された遅延信号DLnを用いることにより、二値化信号DIのパルス幅を補正することができる。
【0012】
図2は、図1のデューティー比検出回路3の概略構成の一例を示すブロック図である。図2において、デューティー比検出回路3には、クロック分離回路11、立ち上がりエッジ遅延回路12、立ち下がりエッジ遅延回路13、データエッジ検出回路14、15、デューティーずれ幅演算回路16およびデューティーずれ方向判定回路17が設けられている。
【0013】
ここで、クロック分離回路11は、立ち上がりエッジを基点として再生クロックRKを出力する第1クロックと、立ち下がりエッジを基点として再生クロックRKを出力する第2クロックを生成することができる。立ち上がりエッジ遅延回路12は、再生クロックRKの立ち上がりエッジを基点として、第1クロックを所定の遅延量だけ順次遅延させた遅延クロックを生成することができる。例えば、立ち上がりエッジ遅延回路12は、再生クロックRKの立ち上がりエッジを基点として、再生クロックRKの周期TをN(Nは2以上の整数)等分した遅延量だけ第1クロックを順次遅延させた遅延クロックを生成することができる。立ち下がりエッジ遅延回路13は、再生クロックRKの立ち下がりエッジを基点として、第2クロックを所定の遅延量だけ順次遅延させた遅延クロックを生成することができる。例えば、立ち下がりエッジ遅延回路13は、再生クロックRKの立ち下がりエッジを基点として、再生クロックRKの周期をN(Nは2以上の整数)等分した遅延量だけ第2クロックを順次遅延させた遅延クロックを生成することができる。
【0014】
データエッジ検出回路14は、立ち上がりエッジ遅延回路12にて生成された遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出することができる。データエッジ検出回路15は、立ち下がりエッジ遅延回路13にて生成された遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出することができる。デューティーずれ幅演算回路16は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ幅を演算することができる。デューティーずれ方向判定回路17は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ方向を判定することができる。
【0015】
図3は、図1の遅延回路5の概略構成の一例を示すブロック図である。図3において、遅延回路5には、遅延素子L1〜L7が設けられている。ここで、遅延素子L1〜L7は順次直列接続され、初段の遅延素子L1には、二値化信号DIが入力されるとともに、各段の遅延素子L1〜L7の出力はセレクタ6に入力されている。
【0016】
図4は、図1のパルス幅補正回路7の概略構成の一例を示すブロック図である。図4において、パルス幅補正回路7には、ANDゲート21、ORゲート22およびセレクタ23が設けられている。
【0017】
ここで、ANDゲート21は、セレクタ6にて選択された遅延信号DLnと二値化信号DIとの論理積をとることで、図2のデューティーずれ幅演算回路16にて演算された二値化信号DIのデューティー比のずれ幅分だけ二値化信号DIのパルス幅を短くすることができる。ORゲート22は、セレクタ6にて選択された遅延信号DLnと二値化信号DIとの論理和をとることで、図2のデューティーずれ幅演算回路16にて演算された二値化信号DIのデューティー比のずれ幅分だけ二値化信号DIのパルス幅を長くすることができる。セレクタ23は、デューティーずれ方向判定回路17にて演算された二値化信号DIのデューティー比のずれ方向に基づいて、ANDゲート21またはORゲート22のいずれか一方の出力を選択することができる。
【0018】
図5は、図1のパルス幅補正装置に入力される二値化信号DIの生成方法を示すタイミングチャートである。図5において、コンパレートレベルがTSである場合、受信信号RDはt2〜t5の期間およびt8〜t11の期間においてコンパレートレベルTS以上となる。このため、受信信号RDをコンパレートレベルTSで二値化すると、t2〜t5の期間およびt8〜t11の期間においてハイレベルとなる二値化信号DI1が生成される。
【0019】
また、コンパレートレベルがTHである場合、受信信号RDはt3〜t4の期間およびt9〜t10の期間においてコンパレートレベルTH以上となる。このため、受信信号RDをコンパレートレベルTHで二値化すると、t3〜t4の期間およびt9〜t10の期間においてハイレベルとなる二値化信号DI2が生成される。
【0020】
また、コンパレートレベルがTLである場合、受信信号RDはt1〜t6の期間およびt7〜t12の期間においてコンパレートレベルTL以上となる。このため、受信信号RDをコンパレートレベルTLで二値化すると、t1〜t6の期間およびt7〜t12の期間においてハイレベルとなる二値化信号DI3が生成される。
【0021】
図6は、図5の二値化信号DI1を再生クロックRK1に同期させて取り込んだ時の取り込み信号DM1を示すタイミングチャートである。図6において、再生クロックRK1は二値化信号DI1に同期しているものとする。そして、コンパレートレベルがTSである場合、二値化信号DI1の立ち上がりエッジおよび立ち下がりエッジを再生クロックRK1の立ち上がりで取り込むことができ、二値化信号DI1の波形に対応した取り込み信号DM1を得ることができる。
【0022】
図7は、図5の二値化信号DI2を再生クロックRK2に同期させて取り込んだ時の取り込み信号DM2を示すタイミングチャートである。図7において、再生クロックRK2は二値化信号DI2に同期しているものとする。そして、コンパレートレベルがTHである場合、二値化信号DI2のデューティー比は図6の二値化信号DI1のデューティー比よりも小さくなる。このため、例えば、時刻tbにおいては、図6の二値化信号DI1はハイレベルであるのに対して、図7の二値化信号DI2はロウレベルとなる。この結果、再生クロックRK2に同期して図7の二値化信号DI2を取り込むと、時刻tbにおいては、二値化信号DI2の立ち下がりエッジが誤って取り込まれることから、取り込み信号DM2は二値化信号DI2の波形と異なるようになる。
【0023】
図8は、図5の二値化信号DI3を再生クロックRK3に同期させて取り込んだ時の取り込み信号DM3を示すタイミングチャートである。図8において、再生クロックRK3は二値化信号DI3に同期しているものとする。そして、コンパレートレベルがTLである場合、二値化信号DI3のデューティー比は図6の二値化信号DI1のデューティー比よりも大きくなる。このため、例えば、時刻taにおいては、図6の二値化信号DI1はロウレベルであるのに対して、図8の二値化信号DI3はハイレベルとなる。この結果、再生クロックRK3に同期して図8の二値化信号DI3を取り込むと、時刻taにおいては、二値化信号DI3の立ち下がりエッジが取り込まれなくなることから、取り込み信号DM3は二値化信号DI3の波形と異なるようになる。
【0024】
そして、図1のパルス幅補正装置には、図6の二値化信号DI1、図7の二値化信号DI2または図8の二値化信号DI3が二値化信号DIとして入力される。そして、パルス幅補正装置は、二値化信号DIのエッジ位置が再生クロックRKの周期T内のどの位置に存在するかを判断することで、二値化信号DIのデューティー比のずれを検出し、そのデューティー比のずれの分だけ二値化信号DIのパルス幅を増減することで、二値化信号DIのデューティー比のずれを補正することができる。
【0025】
図9は、図1のパルス幅補正装置にて補正される二値化信号DIのエッジ位置と再生クロックRKとの関係を示すタイミングチャートである。図9において、二値化信号DIのデューティー比が正常の場合(図6の二値化信号DI1の場合)、二値化信号DIの立ち下がりエッジE1の位置は、再生クロックRKと位相差のないクロックIKの立ち下がりエッジの位置に一致しているものとする。
【0026】
そして、二値化信号DIのデューティー比が小さい場合(図7の二値化信号DI2の場合)、二値化信号DIの立ち下がりエッジE2の位置は、クロックIKの立ち下がりエッジの位置よりも進んだ位置になる。このため、二値化信号DIの立ち下がりエッジE2の位置が進んでいる場合には、二値化信号DIの立ち下がりエッジE2の位置が進んだ分だけ二値化信号DIのパルス幅を増大させることで、二値化信号DIのデューティー比のずれを補正することができ、二値化信号DIの取り込みミスを防止することができる。
【0027】
一方、二値化信号DIのデューティー比が大きい場合(図8の二値化信号DI3の場合)、二値化信号DIの立ち下がりエッジE3の位置は、クロックIKの立ち下がりエッジの位置よりも遅れた位置になる。このため、二値化信号DIの立ち下がりエッジE3の位置が遅れている場合には、二値化信号DIの立ち下がりエッジE3の位置が遅れた分だけ二値化信号DIのパルス幅を減少させることで、二値化信号DIのデューティー比のずれを補正することができ、二値化信号DIの取り込みミスを防止することができる。
【0028】
具体的には、図1において、二値化信号DIがパルス幅補正装置に入力されると、この二値化信号DIは、クロック再生回路1、遅延回路5およびパルス幅補正回路7に供給される。そして、クロック再生回路1は、二値化信号DIを受け取ると、その二値化信号DIをデューティー比検出回路3に出力する。また、クロック再生回路1は、電圧制御発振器2から出力された再生クロックRKと二値化信号DIとを比較し、二値化信号DIと再生クロックRKとの位相差に対応した制御電圧を電圧制御発振器2に出力する。そして、電圧制御発振器2は、クロック再生回路1から出力された制御電圧に基づいて発振周波数を変化させることで、再生クロックRKと二値化信号DIとの位相差がゼロに近づくように再生クロックRKの周波数を調整し、二値化信号DIに同期した再生クロックRKをクロック再生回路1およびデューティー比検出回路3に出力する。
【0029】
そして、デューティー比検出回路3は、二値化信号DIおよび再生クロックRKを受け取ると、二値化信号DIを図2のデータエッジ検出回路14、15に供給するとともに、再生クロックRKを図2のクロック分離回路11に供給する。そして、クロック分離回路11は、再生クロックRKが入力されると、立ち上がりエッジを基点として再生クロックRKを出力する第1クロックを生成し、立ち上がりエッジ遅延回路12に出力するとともに、立ち下がりエッジを基点として再生クロックRKを出力する第2クロックを生成し、立ち下がりエッジ遅延回路13に出力する。
【0030】
そして、立ち上がりエッジ遅延回路12は、再生クロックRKの立ち上がりエッジを基点として、例えば、再生クロックRKの周期Tを8等分した遅延量だけ第1クロックを順次遅延させた遅延クロックを生成し、データエッジ検出回路14に出力する。また、立ち下がりエッジ遅延回路13は、再生クロックRKの立ち下がりエッジを基点として、例えば、再生クロックRKの周期Tを8等分した遅延量だけ第2クロックを順次遅延させた遅延クロックを生成し、データエッジ検出回路15に出力する。
【0031】
そして、データエッジ検出回路14は、立ち上がりエッジ遅延回路12にて生成された遅延クロックを受け取ると、その遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出し、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。また、データエッジ検出回路15は、立ち下がりエッジ遅延回路13にて生成された遅延クロックを受け取ると、その遅延クロックのエッジにて分割された再生クロックRKの周期T内のどの位置に二値化信号DIの立ち下がりエッジが存在するかを検出し、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0032】
そして、デューティーずれ幅演算回路16は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ幅DZを演算し、その二値化信号DIのデューティー比のずれ幅DZを図1のパルス幅補正制御回路4に出力する。また、デューティーずれ方向判定回路17は、データエッジ検出回路14、15にて検出された二値化信号DIのエッジの存在位置に基づいて、二値化信号DIのデューティー比のずれ方向DDを判定し、その二値化信号DIのデューティー比のずれ方向DDを図1のパルス幅補正制御回路4に出力する。
【0033】
図10は、二値化信号DIの立ち下がりエッジが遅れている場合のデューティーずれ幅の検出方法を示すタイミングチャートである。図10において、図8の二値化信号DI3が図1のパルス幅補正装置に入力されたものとすると、二値化信号DI3に同期した再生クロックRK3が生成され、再生クロックRK3が図2のクロック分離回路11に供給される。そして、クロック分離回路11において、立ち上がりエッジを基点として再生クロックRK3を出力する第1クロックRC3が生成され、立ち上がりエッジ遅延回路12に出力されるとともに、立ち下がりエッジを基点として再生クロックRK3を出力する第2クロックIC3が生成され、立ち下がりエッジ遅延回路13に出力される。
【0034】
そして、立ち上がりエッジ遅延回路12において、再生クロックRK3の周期Tを8等分した遅延量だけ第1クロックRC3が遅延されることで、再生クロックRK3の一周期T内にエッジG1〜G8をそれぞれ有する遅延クロックRL3が生成され、データエッジ検出回路14に出力される。また、立ち下がりエッジ遅延回路13において、再生クロックRK3の周期Tを8等分した遅延量だけ第2クロックIC3が遅延されることで、再生クロックRK3の一周期T内にエッジG11〜G18をそれぞれ有する遅延クロックIL3が生成され、データエッジ検出回路15に出力される。
【0035】
そして、データエッジ検出回路14は、立ち上がりエッジ遅延回路12から遅延クロックRL3が入力されると、二値化信号DI3の立ち下がりエッジE3の位置と、遅延クロックRL3のエッジG1〜G8の位置とを順次比較する。そして、例えば、二値化信号DI3の立ち下がりエッジE3の位置が、遅延クロックRL3のエッジG7、G8間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。また、データエッジ検出回路15は、立ち下がりエッジ遅延回路13から遅延クロックIL3が入力されると、二値化信号DI3の立ち下がりエッジE3の位置と、遅延クロックIL3のエッジG11〜G18の位置とを順次比較する。そして、例えば、二値化信号DI3の立ち下がりエッジE3の位置が、遅延クロックIL3のエッジG13、G14間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0036】
そして、デューティーずれ幅演算回路16は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG7、G8間にあるという通知を受けると、遅延クロックRL3のエッジG5の位置と遅延クロックRL3のエッジG7の位置との差分を演算することで、二値化信号DI3の立ち下がりエッジE3が再生クロックRK3の周期Tの2/8だけ遅延していると判断することができる。また、デューティーずれ幅演算回路16は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG13、G14間にあるという通知を受けると、遅延クロックIL3のエッジG11の位置と遅延クロックIL3のエッジG13の位置との差分を演算することで、二値化信号DI3の立ち下がりエッジE3の位置が再生クロックRK3の周期Tの2/8だけ遅延していると判断することができる。
【0037】
また、デューティーずれ方向判定回路17は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG7、G8間にあるという通知を受けると、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG5の位置よりも進んでいるか遅れているかを判定する。また、デューティーずれ方向判定回路17は、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG13、G14間にあるという通知を受けると、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG15の位置よりも進んでいるか遅れているかを判定する。そして、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックRL3のエッジG5の位置よりも遅れており、二値化信号DI3の立ち下がりエッジE3の位置が遅延クロックIL3のエッジG15の位置よりも進んでいる場合、二値化信号DI3の立ち下がりエッジE3の位置が遅れる方向にずれていると判断することができる。
【0038】
図11は、二値化信号DIの立ち下がりエッジが進んでいる場合のデューティーずれ幅の検出方法を示すタイミングチャートである。図11において、図7の二値化信号DI2が図1のパルス幅補正装置に入力されたものとすると、二値化信号DI2に同期した再生クロックRK2が生成され、再生クロックRK2が図2のクロック分離回路11に供給される。そして、クロック分離回路11において、立ち上がりエッジを基点として再生クロックRK2を出力する第1クロックRC2が生成され、立ち上がりエッジ遅延回路12に出力されるとともに、立ち下がりエッジを基点として再生クロックRK2を出力する第2クロックIC2が生成され、立ち下がりエッジ遅延回路13に出力される。
【0039】
そして、立ち上がりエッジ遅延回路12において、再生クロックRK2の周期Tを8等分した遅延量だけ第1クロックRC2が遅延されることで、再生クロックRK2の一周期T内にエッジG22〜G28をそれぞれ有する遅延クロックRL2が生成され、データエッジ検出回路14に出力される。また、立ち下がりエッジ遅延回路13において、再生クロックRK2の周期Tを8等分した遅延量だけ第2クロックIC2が遅延されることで、再生クロックRK2の一周期T内にエッジG31〜G38をそれぞれ有する遅延クロックIL2が生成され、データエッジ検出回路15に出力される。
【0040】
そして、データエッジ検出回路14は、立ち上がりエッジ遅延回路12から遅延クロックRL2が入力されると、二値化信号DI2の立ち下がりエッジE2の位置と、遅延クロックRL2のエッジG21〜G28の位置とを順次比較する。そして、例えば、二値化信号DI2の立ち下がりエッジE2の位置が、遅延クロックRL2のエッジG22、G23間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0041】
また、データエッジ検出回路15は、立ち下がりエッジ遅延回路13から遅延クロックIL2が入力されると、二値化信号DI2の立ち下がりエッジE2の位置と、遅延クロックIL2のエッジG31〜G38の位置とを順次比較する。そして、例えば、二値化信号DI2の立ち下がりエッジE2の位置が、遅延クロックIL2のエッジG36、G37間にあることを検出すると、その検出結果をデューティーずれ幅演算回路16およびデューティーずれ方向判定回路17に出力する。
【0042】
そして、デューティーずれ幅演算回路16は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG22、G23間にあるという通知を受けると、遅延クロックRL2のエッジG21の位置と遅延クロックRL2のエッジG23の位置との差分を演算することで、二値化信号DI2の立ち下がりエッジE2が再生クロックRK2の周期Tの2/8だけ遅延していると判断することができる。また、デューティーずれ幅演算回路16は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG36、G37間にあるという通知を受けると、遅延クロックIL2のエッジG35の位置と遅延クロックIL2のエッジG37の位置との差分を演算することで、二値化信号DI2の立ち下がりエッジE2の位置が再生クロックRK2の周期Tの2/8だけ遅延していると判断することができる。
【0043】
また、デューティーずれ方向判定回路17は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG22、G23間にあるという通知を受けると、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG25の位置よりも進んでいるか遅れているかを判定する。また、デューティーずれ方向判定回路17は、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG36、G37間にあるという通知を受けると、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG35の位置よりも進んでいるか遅れているかを判定する。そして、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックRL2のエッジG25の位置よりも進んでおり、二値化信号DI2の立ち下がりエッジE2の位置が遅延クロックIL2のエッジG35の位置よりも遅れている場合、二値化信号DI2の立ち下がりエッジE2の位置が進む方向にずれていると判断することができる。
【0044】
図12は、二値化信号DIのパルス幅補正に使用される遅延クロックの生成方法を示すタイミングチャートである。図12において、図10の再生クロックRK2の周期Tを8等分した遅延量だけ第1クロックRC3を順次遅延させるものとすると、図2の立ち上がりエッジ遅延回路12には、7段分の遅延素子L11〜L17を設けることができる。なお、各遅延素子L11〜L17の遅延量は、図3の遅延素子L1〜L7の遅延量と同一になるように設定することができる。そして、第1クロックRC3を遅延素子L11〜L17に順次入力し、遅延素子L11への入力および各遅延素子L11〜L17からの出力を取り出すことにより、図10のエッジG1〜G8を有する遅延クロックP1〜P8を得ることができる。なお、図2の立ち下がりエッジ遅延回路13についても同様である。
【0045】
一方、図1において、二値化信号DIが遅延回路5に入力されると、二値化信号DIは図3の遅延素子L1〜L7に順次入力される。そして、二値化信号DIは遅延素子L1〜L7にて順次遅延され、遅延素子L1への入力および各遅延素子L1〜L7からの出力が遅延信号DLとしてセレクタ6に供給される。また、パルス幅補正制御回路4は、二値化信号DIのデューティー比のずれ幅DZおよびずれ方向DDをデューティー比検出回路3から受け取ると、二値化信号DIのデューティー比のずれ幅DZを指定する遅延信号選択信号SLを生成し、セレクタ6に出力するとともに、デューティー比のずれ方向DDを指定する切り替え信号SDを生成し、パルス幅補正回路7に出力する。
【0046】
そして、セレクタ6は、遅延信号選択信号SLに従って遅延信号DLを選択することにより、二値化信号DIのデューティー比のずれ幅DZ分だけ遅延された遅延信号DLnをパルス幅補正回路7に出力する。そして、遅延信号DLnがパルス幅補正回路7に入力されると、遅延信号DLnは図4のANDゲート21およびORゲート22に入力される。そして、ANDゲート21において、遅延信号DLnと二値化信号DIとの論理積がとられることで、二値化信号DIのデューティー比のずれ幅DZ分だけ二値化信号DIのパルス幅が短縮され、セレクタ6に出力される。また、ORゲート22において、遅延信号DLnと二値化信号DIとの論理和がとられることで、二値化信号DIのデューティー比のずれ幅DZ分だけ二値化信号DIのパルス幅が延長され、セレクタ6に出力される。
【0047】
そして、切り替え信号SDにて指定されたデューティー比のずれ方向DDが図10の遅れ方向の場合、セレクタ6はANDゲート21の出力を選択することで、二値化信号DIのデューティー比のずれ幅DZ分だけパルス幅が短縮された二値化信号DIを出力信号OUTとして出力する。一方、切り替え信号SDにて指定されたデューティー比のずれ方向DDが図11の進み方向の場合、セレクタ6はORゲート22の出力を選択することで、二値化信号DIのデューティー比のずれ幅DZ分だけパルス幅が延長された二値化信号DIを出力信号OUTとして出力する。
【0048】
これにより、デューティー比検出回路3によって検出されたデューティー比のずれが打ち消されるように、二値化信号DIのパルス幅を増減することができる。このため、受信信号の波形歪や二値化のコンパレートレベルの変動により、二値化信号DIのデューティー比が変動する場合においても、コンパレートレベルを調整することなく、データが誤って取り込まれるのを防止することが可能となり、データ受信時のデータ誤りを低減することができる。
【0049】
実施の形態2.
上述した実施の形態1では、図5の受信信号RDを二値化した二値化信号DIを図1のクロック再生回路1に入力する方法について説明したが、図1の点線で示すように、パルス幅補正回路7から出力された出力信号OUTをクロック再生回路1に入力するようにしてもよい。
【0050】
受信信号RDを二値化した二値化信号DIに対してクロック再生回路1で位相同期させると、二値化信号DIのデューティー比の変化によって再生クロックRKが正しい周波数でロックしなくなる。このため、デューティー比検出回路3でのデューティー比のずれ自体の検出に誤差を生じ、二値化信号DIのパルス幅の補正精度が劣化する。
【0051】
これに対して、パルス幅補正回路7から出力された出力信号OUTをクロック再生回路1に入力することで、デューティー比のずれが補正された二値化信号DIに対してクロック再生回路1で位相同期させることができる。このため、再生クロックCKの周波数を正しくロックさせることが可能となり、デューティー比検出回路3でのデューティー比のずれの検出誤差を低減させることが可能となることから、二値化信号DIのパルス幅の補正精度を向上させることができる。
【0052】
実施の形態3.
上述した実施の形態1では、デューティー比検出回路3でデューティー比のずれ幅を検出するために、再生クロックRKの一周期Tを8分割する方法について説明したが、デューティー比のずれ幅の検出精度を高めるために、16分割、32分割など8分割を超える分割数に設定してもよい。なお、再生クロックRKの一周期Tの分割数は、二値化信号DIのパルス幅を補正した時に、二値化信号DIの取り込み時の誤りが生じないように設定すればよい。
【0053】
実施の形態4.
上述した実施の形態1では、デューティー比のずれを検出するために、電圧制御発振器2から出力された再生クロックRKをデューティー比検出回路3に入力する方法について説明したが、再生クロックRKの周波数は二値化信号DIのデューティー比などに影響するので、発振器により周波数が固定された固定クロックを生成させ、この固定クロックを図2の立ち上がりエッジ遅延回路12と立ち下がりエッジ遅延回路13で遅延させることで、デューティー比のずれを検出するようにしてもよい。なお、この場合には、デューティー比検出回路3にて検出されるデューティー比のずれ幅と遅延回路5の遅延量が非同期であり一致しないことから、デューティー比検出回路3にて検出されるデューティー比のずれ幅に最も近い遅延量を有する遅延信号DLnを遅延回路5の出力から選択することができる。
【産業上の利用可能性】
【0054】
以上のように本発明に係るパルス幅補正装置は、二値化のコンパレートレベルを調整することなく、二値化後の波形のデューティー比のずれを補正することができ、光コネクタやシリアルデータ受信装置などの二値化されたデータを受信する装置に適している。
【図面の簡単な説明】
【0055】
【図1】本発明に係るパルス幅補正装置の実施の形態1の概略構成を示すブロック図である。
【図2】図1のデューティー比検出回路の概略構成の一例を示すブロック図である。
【図3】図1の遅延回路の概略構成の一例を示すブロック図である。
【図4】図1のパルス幅補正回路の概略構成の一例を示すブロック図である。
【図5】図1のパルス幅補正装置に入力される二値化信号DIの生成方法を示すタイミングチャートである。
【図6】図5の二値化信号DI1を再生クロックRK1に同期させて取り込んだ時の取り込み信号DM1を示すタイミングチャートである。
【図7】図5の二値化信号DI2を再生クロックRK2に同期させて取り込んだ時の取り込み信号DM2を示すタイミングチャートである。
【図8】図5の二値化信号DI3を再生クロックRK3に同期させて取り込んだ時の取り込み信号DM3を示すタイミングチャートである。
【図9】図1のパルス幅補正装置にて補正される二値化信号DIのエッジ位置と再生クロックRKとの関係を示すタイミングチャートである。
【図10】二値化信号DIの立ち下がりエッジが遅れている場合のデューティーずれ幅の検出方法を示すタイミングチャートである。
【図11】二値化信号DIの立ち下がりエッジが進んでいる場合のデューティーずれ幅の検出方法を示すタイミングチャートである。
【図12】二値化信号DIのパルス幅補正に使用される遅延クロックの生成方法を示すタイミングチャートである。
【符号の説明】
【0056】
1 クロック再生回路
2 電圧制御発振器
3 デューティー比検出回路
4 パルス幅補正制御回路
5 遅延回路
6、23 セレクタ
7 パルス幅補正回路
11 クロック分離回路
12 立ち上がりエッジ遅延回路
13 立ち下がりエッジ遅延回路
14、15 データエッジ検出回路
16 デューティーずれ幅演算回路
17 デューティーずれ方向判定回路
L1〜L7、L11〜L17 遅延素子
21 ANDゲート
22 ORゲート
【特許請求の範囲】
【請求項1】
二値化信号のデューティー比の基準値からのずれを検出するデューティー比検出部と、
前記デューティー比検出部にて検出されたデューティー比のずれに基づいて、前記二値化信号のパルス幅を補正するパルス幅補正部とを備えることを特徴とするパルス幅補正装置。
【請求項2】
前記デューティー比検出部は、
前記二値化信号に同期したクロックを所定の遅延量だけ順次遅延させるクロック遅延部と、
前記遅延されたクロックのエッジにて分割されたクロック周期内のどの位置に前記二値化信号のエッジが存在するかを検出するデータエッジ検出部と、
前記データエッジ検出部にて検出された前記二値化信号のエッジの存在位置に基づいて、前記二値化信号のデューティー比のずれ幅を演算するデューティーずれ幅演算部と、
前記データエッジ検出部にて検出された前記二値化信号のエッジの存在位置に基づいて、前記二値化信号のデューティー比のずれ方向を判定するデューティーずれ方向判定部とを備えることを特徴とする請求項1に記載のパルス幅補正装置。
【請求項3】
前記クロック遅延部による遅延量に対応して前記二値化信号を所定の遅延量だけ順次遅延させる二値化信号遅延部と、
前記二値化信号遅延部にて遅延された二値化信号を選択するセレクタと、
前記デューティーずれ幅演算部にて演算されたデューティー比のずれ幅に対応する遅延量を持つ二値化信号を前記セレクタに選択させるパルス幅補正制御部とを備え、
前記パルス幅補正部は、前記セレクタにて選択された二値化信号に基づいて、前記デューティー比のずれが検出された二値化信号のパルス幅を補正することを特徴とする請求項2に記載のパルス幅補正装置。
【請求項4】
二値化信号のデューティー比の基準値からのずれを検出するステップと、
前記二値化信号のデューティー比の基準値からのずれが打ち消されるように、前記二値化信号のパルス幅を増減するステップとを備えることを特徴とするパルス幅補正方法。
【請求項1】
二値化信号のデューティー比の基準値からのずれを検出するデューティー比検出部と、
前記デューティー比検出部にて検出されたデューティー比のずれに基づいて、前記二値化信号のパルス幅を補正するパルス幅補正部とを備えることを特徴とするパルス幅補正装置。
【請求項2】
前記デューティー比検出部は、
前記二値化信号に同期したクロックを所定の遅延量だけ順次遅延させるクロック遅延部と、
前記遅延されたクロックのエッジにて分割されたクロック周期内のどの位置に前記二値化信号のエッジが存在するかを検出するデータエッジ検出部と、
前記データエッジ検出部にて検出された前記二値化信号のエッジの存在位置に基づいて、前記二値化信号のデューティー比のずれ幅を演算するデューティーずれ幅演算部と、
前記データエッジ検出部にて検出された前記二値化信号のエッジの存在位置に基づいて、前記二値化信号のデューティー比のずれ方向を判定するデューティーずれ方向判定部とを備えることを特徴とする請求項1に記載のパルス幅補正装置。
【請求項3】
前記クロック遅延部による遅延量に対応して前記二値化信号を所定の遅延量だけ順次遅延させる二値化信号遅延部と、
前記二値化信号遅延部にて遅延された二値化信号を選択するセレクタと、
前記デューティーずれ幅演算部にて演算されたデューティー比のずれ幅に対応する遅延量を持つ二値化信号を前記セレクタに選択させるパルス幅補正制御部とを備え、
前記パルス幅補正部は、前記セレクタにて選択された二値化信号に基づいて、前記デューティー比のずれが検出された二値化信号のパルス幅を補正することを特徴とする請求項2に記載のパルス幅補正装置。
【請求項4】
二値化信号のデューティー比の基準値からのずれを検出するステップと、
前記二値化信号のデューティー比の基準値からのずれが打ち消されるように、前記二値化信号のパルス幅を増減するステップとを備えることを特徴とするパルス幅補正方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−253951(P2009−253951A)
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願番号】特願2008−103384(P2008−103384)
【出願日】平成20年4月11日(2008.4.11)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願日】平成20年4月11日(2008.4.11)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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