半導体記憶装置
【課題】入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供する。
【解決手段】入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプとを含む。
【解決手段】入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、安定したデータ入力動作を行う半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般的に半導体記憶装置は、複数のデータ入力バッファ（ＤＱ）と複数のデータストローブクロックバッファ（ＤＱＳ）とを備える（例えば、特許文献１）。ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のように進歩した形態の半導体記憶装置において、データ入力バッファ（ＤＱ）を介して直列に入力される複数のデータは、データストローブクロックの制御により複数のラッチ回路で各々ラッチされた後、マルチプレックス回路で整列して並列にデータ入力センスアンプに伝送される。以後、データ入力センスアンプは、並列に伝送される複数のデータをデータ入力ストローブ信号の制御によりグローバルラインに伝送する。半導体記憶装置は、データ入力ストローブ信号生成回路を備え、内部クロックと書き込み（Ｗｒｉｔｅ）指示信号に応答して、前記データ入力ストローブ信号を生成する。
【０００３】
半導体記憶装置の外部から半導体記憶装置にデータを伝送する装置が全て同一のタイミングで動作することではないため、データが全て均一なタイミングで半導体記憶装置に入力されない。したがって、入力データと半導体記憶装置の内部クロックとの間の時間マージンは、安定したデータ入力動作のための重要な要素として作用するようになる。しかし、半導体記憶装置が高速化しつつある傾向によって、入力データと内部クロックとの間の時間マージンは次第に減少していき、これによってデータ入力動作の安定性を担保することが容易ではなくなる技術的限界が発生するようになる。図１は、このように高周波クロック環境でデータ入力動作の安定性が低下する問題点を示す。
【０００４】
図１には、データ入力回路に直列に入力される４個のデータｄ１〜ｄ４と内部クロックｃｌｋ＿ｉｎｔとのタイミング関係に関する二つの場合を示す。第１の場合Ｃａｓｅ１では、内部クロックｃｌｋ＿ｉｎｔを基準にデータｄ１〜ｄ４が相対的に早いタイミングをもって入力された場合を示している。反面、第２の場合Ｃａｓｅ２では、内部クロックｃｌｋ＿ｉｎｔを基準にデータｄ１〜ｄ４が第１の場合Ｃａｓｅ１に比べて、相対的に遅いタイミングをもって入力された場合を示している。
【０００５】
このように、データの入力タイミングは不均一であるため、点線で表した領域内にデータ入力ストローブ信号ｄｉｎｓｔｂがイネーブルになってこそデータ入力回路の正確な動作を保障することができる。しかし、高周波クロックが用いられる環境内では、点線で表した領域が非常に狭くなり、よって、データ入力ストローブ信号ｄｉｎｓｔｂの生成タイミングがずれたり、生成されない誤動作が発生したりする可能性が高まるようになる。
【０００６】
すなわち、半導体記憶装置の高速化につれてデータ入力ストローブ信号のタイミングマージンは急激に減少しており、これによって半導体記憶装置のデータ入力回路の動作はその安定性が顕著に低下している。しかし、従来の半導体記憶装置のデータ入力回路は、高周波環境で上述した問題点を克服できる方案を提示することができなかった。
【特許文献１】特開２００８−３４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題点を解決するために案出されたものであり、入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供することにその技術的課題がある。
【０００８】
また、本発明は、高速動作時にデータ入力動作の安定性を向上させる半導体記憶装置を提供することに他の技術的課題がある。
【課題を解決するための手段】
【０００９】
上述した技術的課題を達成するための本発明の一実施形態に係る半導体記憶装置は、入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段；および前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプ；を含むことを特徴とする。
【００１０】
また、本発明の他の実施形態に係る半導体記憶装置は、入力データとデータストローブクロックのタイミングを検出してデータ入力制御信号を生成するデータ入力制御手段；および前記データ入力制御信号に応答して、前記入力データを整列および増幅してグローバルラインに伝送するデータ入力回路；を含むことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体記憶装置は、入力データとデータストローブクロックの入力タイミングを検出し、その結果に応じてデータ入力ストローブ信号の発生タイミングをチューニングすることによって、データ入力動作の安定性を向上させる効果がある。
【００１２】
また、本発明の半導体記憶装置は、入力データとクロックとの間のタイミングマージンを確保し、誤動作を減少させることによって、高速動作時にも安定したデータ入力動作を行う効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して、本発明の好ましい実施例をより詳細に説明することにする。
図２は、本発明の一実施形態に係る半導体記憶装置の構成を示すブロック図であって、直列に入力される４個のデータを並列に整列させ、データ入力ストローブ信号の制御により増幅する回路を例示的に示したものである。
【００１４】
図示するように、前記半導体記憶装置は、データ整列手段１０、データ入力制御手段２０、データ入力ストローブ信号生成手段３０、およびデータ入力センスアンプ４０を含む。
【００１５】
前記データ整列手段１０は、内部データストローブクロックｉＤＱＳに応答して、直列に入力される４個の入力データｄｉｎ＜１：４＞を並列に整列させ、前記データ入力センスアンプ４０に伝送する。前記データ整列手段１０は、位相制御部１１０、ラッチ部１２０、およびマルチプレックス部１３０を含む。
【００１６】
前記位相制御部１１０は、前記内部データストローブクロックｉＤＱＳの位相を制御して、立ち上がりストローブクロックｒＤＱＳと立ち下がりストローブクロックｆＤＱＳとを出力する。前記ラッチ部１２０は、前記立ち上がりストローブクロックｒＤＱＳと前記立ち下がりストローブクロックｆＤＱＳに応答して、前記４個の入力データｄｉｎ＜１：４＞を各々ラッチさせる。前記マルチプレックス部１３０は、前記ラッチ部１２０にラッチされた４個のデータｄｌａｔ＜１：４＞を受信し、同時に前記データ入力センスアンプ４０に伝送する。このような動作によって、前記４個の入力データｄｉｎ＜１：４＞は並列に整列した整列データｄａｒ＜１：４＞として前記データ入力センスアンプ４０に伝送される。
【００１７】
前記データ入力制御手段２０と前記データ入力ストローブ信号生成手段３０とを通称して、内部チューニング手段１という。すなわち、前記内部チューニング手段１は、前記４個の入力データｄｉｎ＜１：４＞と外部データストローブクロックの入力タイミングによりデータ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングをチューニングする。前記４個の入力データｄｉｎ＜１：４＞は、外部クロックに同期して入力されるため、前記外部クロックのトグル（Ｔｏｇｇｌｅ）タイミングを把握する動作によって、前記４個の入力データｄｉｎ＜１：４＞の入力タイミングを把握することができる。また、前記データ整列手段１０、前記データ入力ストローブ信号生成手段３０、および前記データ入力センスアンプ４０は、データ入力回路２を構成する。すなわち、前記データ入力回路２は、前記データ入力制御手段２０から伝送されるデータ入力制御信号に応答して、前記４個の入力データｄｉｎ＜１：４＞を整列および増幅し、グローバルラインＧＩＯに伝送する動作を行う。以下、前記データ入力制御信号は、第１制御信号ｃｔｒｌ１と第２制御信号ｃｔｒｌ２として行われる。
【００１８】
前記データ入力制御手段２０は、前記内部データストローブクロックｉＤＱＳと内部クロックｃｌｋ＿ｉｎｔとを受信して、前記第１制御信号ｃｔｒｌ１と前記第２制御信号ｃｔｒｌ２とを生成する。この時、前記データ入力制御手段２０は、前記内部データストローブクロックｉＤＱＳが前記外部データストローブクロックに対して遅れた量を補償し、前記内部クロックｃｌｋ＿ｉｎｔが前記外部クロックに対して遅れた量を補償する動作を行う。データ入力バッファは、前記外部データストローブクロックを用いてデータを受信するため、前記外部データストローブクロックと前記外部クロックとの位相差情報を抽出するために、前記データ入力制御手段２０は上述したように前記内部データストローブクロックｉＤＱＳと前記内部クロックｃｌｋ＿ｉｎｔとの遅延を補償する動作を行う。前記データ入力制御手段２０は、このような形態で抽出された前記外部データストローブクロックと前記外部クロックとの位相差情報を前記データ入力ストローブ信号生成手段３０に伝送して、前記データ入力ストローブ信号ｄｉｎｓｔｂのタイミングを制御させる。
【００１９】
前記データ入力制御手段２０は、前記外部データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば、前記第１制御信号ｃｔｒｌ１をイネーブルにする。反面、前記外部データストローブクロックの位相が前記外部クロックの位相より第２時間以上遅くなれば、前記第２制御信号ｃｔｒｌ２をイネーブルにする。ここで、前記第１時間と前記第２時間とは同じ時間であり得る。
【００２０】
前記データ入力ストローブ信号生成手段３０は、前記内部クロックｃｌｋ＿ｉｎｔ、書き込み指示信号ｗｒｔ、前記第１制御信号ｃｔｒｌ１、および前記第２制御信号ｃｔｒｌ２に応答して、前記データ入力ストローブ信号ｄｉｎｓｔｂを生成する。ここで、前記書き込み指示信号ｗｒｔは、書き込み動作時に前記データ入力ストローブ信号ｄｉｎｓｔｂの生成区間を確保するための信号である。前記データ入力ストローブ信号生成手段３０は、前記書き込み指示信号ｗｒｔがイネーブルの状態で前記第１制御信号ｃｔｒｌ１がイネーブルになれば、前記内部クロックｃｌｋ＿ｉｎｔに対する遅延時間を減少させて、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングをより早くする機能を行う。反面、前記書き込み指示信号ｗｒｔがイネーブルの状態で前記第２制御信号ｃｔｒｌ２がイネーブルになれば、前記内部クロックｃｌｋ＿ｉｎｔに対する遅延時間を増加させて、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングをより遅くする機能を行う。
【００２１】
以後、前記データ入力センスアンプ４０は、前記データ入力ストローブ信号ｄｉｎｓｔｂに応答して、前記データ整列手段１０から伝送される前記整列データｄａｒ＜１：４＞を前記グローバルラインＧＩＯに伝送する。
【００２２】
このように、本発明の半導体記憶装置において、前記データ入力制御手段２０は、前記外部データストローブクロックのタイミングと前記外部クロックのタイミングとの差が前記第１時間および前記第２時間により定義される閾値を超過するようになれば、前記第１制御信号ｃｔｒｌ１または前記第２制御信号ｃｔｒｌ２をイネーブルにする。また、前記データ入力ストローブ信号生成手段３０は、前記第１制御信号ｃｔｒｌ１または前記第２制御信号ｃｔｒｌ２のイネーブルの可否により前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングを調整する。したがって、データの入力タイミングと前記外部クロックの立ち上がりエッジタイミングとの差により、可変的なタイミングを有するデータ入力ストローブ信号ｄｉｎｓｔｂが生成され、これによってより安定したデータ入力動作を行えるようになる。
【００２３】
図３を参照すると、前記データ入力制御手段２０は、閾値設定部２１０および位相比較部２２０を含む。
前記閾値設定部２１０は、前記内部データストローブクロックｉＤＱＳと前記内部クロックｃｌｋ＿ｉｎｔから前記外部データストローブクロックと前記外部クロックとの位相差に対する閾値を設定し、基準信号ｒｅｆ、第１閾値信号ｌｉｍ１、および第２閾値信号ｌｉｍ２を生成する。前記閾値設定部２１０は、第１レプリカ遅延器ＲＥＰ_ＤＬＹ１、第１遅延器ＤＬＹ１、第２レプリカ遅延器ＲＥＰ_ＤＬＹ２、および第２遅延器ＤＬＹ２を含む。
【００２４】
前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１は、前記内部データストローブクロックｉＤＱＳを既に設定された時間だけ遅延させる。この時、前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１は、前記内部データストローブクロックｉＤＱＳが外部データストローブクロックに対して遅れた量を補償するための遅延時間を前記内部データストローブクロックｉＤＱＳに付与する。
【００２５】
前記第２レプリカ遅延器ＲＥＰ_ＤＬＹ２は、前記内部クロックｃｌｋ＿ｉｎｔを既に設定された時間だけ遅延させ、前記基準信号ｒｅｆを出力する。前記第２レプリカ遅延器ＲＥＰ_ＤＬＹ２は、前記内部クロックｃｌｋ＿ｉｎｔが外部クロックに対して遅れた量を補償するための遅延時間を前記内部クロックｃｌｋ＿ｉｎｔに付与する。
【００２６】
設計者はテストを通して、前記外部データストローブクロックと前記外部クロックのタイミングが正確に補償されるように前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１と前記第２レプリカ遅延器ＲＥＰ_ＤＬＹ２が有する各々の遅延値を適切に調整しなければならない。
【００２７】
前記第１遅延器ＤＬＹ１は、前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１の出力信号の位相を前記第１時間だけ遅延させて、第１閾値信号ｌｉｍ１を出力する。また、前記第２遅延器ＤＬＹ２は、前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１の出力信号の位相を前記第２時間だけ早めて、第２閾値信号ｌｉｍ２を出力する。
【００２８】
設計者は前記第１時間と前記第２時間により定義される前記外部データストローブクロックと前記外部クロックとの間のタイミング差に関する閾値を設定し、前記第１遅延器ＤＬＹ１と前記第２遅延器ＤＬＹ２が各々有する遅延値を適切に調整しなければならない。
【００２９】
前記位相比較部２２０は、前記基準信号ｒｅｆを基準に前記第１閾値信号ｌｉｍ１と前記第２閾値信号ｌｉｍ２との位相を各々判別して、前記第１制御信号ｃｔｒｌ１および前記第２制御信号ｃｔｒｌ２を生成する。前記位相比較部２２０は、第１位相比較器ＰＤ１および第２位相比較器ＰＤ２を含む。
【００３０】
前記第１位相比較器ＰＤ１は、前記基準信号ｒｅｆに対する前記第１閾値信号ｌｉｍ１の位相を判別して、前記第１制御信号ｃｔｒｌ１を生成する。前記第２位相比較器ＰＤ２は、前記基準信号ｒｅｆに対する前記第２閾値信号ｌｉｍ２の位相を判別して、前記第２制御信号ｃｔｒｌ２を生成する。前記第１位相比較器ＰＤ１および前記第２位相比較器ＰＤ２は、エッジトリガー（Ｅｄｇｅ Ｔｒｉｇｇｅｒ）タイプのフリップフロップのような構成によって容易に実現可能である。
【００３１】
前記外部データストローブクロックと前記外部クロックとの位相が一致した状態であれば、前記基準信号ｒｅｆの位相は前記第１閾値信号ｌｉｍ１の位相より早く、前記第２閾値信号ｌｉｍ２の位相より遅れるようになる。
【００３２】
以後、前記外部データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば、前記第１閾値信号ｌｉｍ１の位相が前記基準信号ｒｅｆの位相より早くなる。この時、前記第１位相比較器ＰＤ１は、このような位相変化を検出し、前記第１制御信号ｃｔｒｌ１をイネーブルにする。
【００３３】
反面、前記外部クロックの位相が前記外部データストローブクロックの位相より第２時間以上早くなれば、前記基準信号ｒｅｆの位相が前記第２閾値信号ｌｉｍ２の位相より早くなる。この時、前記第２位相比較器ＰＤ２は、このような位相変化を検出し、前記第２制御信号ｃｔｒｌ２をイネーブルにする。
【００３４】
ここで、前記第１制御信号ｃｔｒｌ１はローイネーブル（Ｌｏｗ Ｅｎａｂｌｅ）信号にし、前記第２制御信号ｃｔｒｌ２はハイイネーブル（Ｈｉｇｈ Ｅｎａｂｌｅ）信号にして行うことが好ましい。
【００３５】
図４を参照すると、前記データ入力ストローブ信号生成手段３０は、信号組合部３１０、第１遅延部３２０、および第２遅延部３３０を含む。
前記信号組合部３１０は、前記書き込み指示信号ｗｒｔと前記内部クロックｃｌｋ＿ｉｎｔとを組み合わせる。このために、前記信号組合部３１０は、前記書き込み指示信号ｗｒｔと前記内部クロックｃｌｋ＿ｉｎｔとを受信する第１ナンドゲートＮＤ１および前記第１ナンドゲートＮＤ１の出力信号を受信する第１インバータＩＶ１を含む。
【００３６】
前記第１遅延部３２０は、前記第１制御信号ｃｔｒｌ１に応答して、前記信号組合部３１０の出力信号を選択的に遅延させる。このために、前記第１遅延部３２０は、第３遅延器ＤＬＹ３、第２インバータＩＶ２、第２ナンドゲートＮＤ２、第３ナンドゲートＮＤ３、および第４ナンドゲートＮＤ４を含む。
【００３７】
前記第３遅延器ＤＬＹ３は、前記信号組合部３１０の出力信号を所定時間遅延させる。前記第２ナンドゲートＮＤ２は、前記第１制御信号ｃｔｒｌ１と前記第３遅延器ＤＬＹ３の出力信号とを受信する。前記第２インバータＩＶ２は、前記第１制御信号ｃｔｒｌ１を受信する。前記第３ナンドゲートＮＤ３は、前記信号組合部３１０の出力信号と前記第２インバータＩＶ２の出力信号とを受信する。前記第４ナンドゲートＮＤ４は、前記第２ナンドゲートＮＤ２の出力信号と前記第３ナンドゲートＮＤ３の出力信号とを受信する。
【００３８】
前記第２遅延部３３０は、前記第２制御信号ｃｔｒｌ２に応答して、前記第１遅延部３２０の出力信号を選択的に遅延させ、前記データ入力ストローブ信号ｄｉｎｓｔｂを出力する。このために、前記第２遅延部３３０は、第４遅延器ＤＬＹ４、第３インバータＩＶ３、第５ナンドゲートＮＤ５、第６ナンドゲートＮＤ６、および第７ナンドゲートＮＤ７を含む。
【００３９】
前記第４遅延器ＤＬＹ４は、前記第１遅延部３２０の出力信号を所定時間遅延させる。前記第５ナンドゲートＮＤ５は、前記第２制御信号ｃｔｒｌ２と前記第４遅延器ＤＬＹ４の出力信号とを受信する。前記第３インバータＩＶ３は、前記第２制御信号ｃｔｒｌ２を受信する。前記第６ナンドゲートＮＤ６は、前記第１遅延部３２０の出力信号と前記第３インバータＩＶ３の出力信号とを受信する。前記第７ナンドゲートＮＤ７は、前記第５ナンドゲートＮＤ５の出力信号と前記第６ナンドゲートＮＤ６の出力信号とを受信し、前記データ入力ストローブ信号ｄｉｎｓｔｂを出力する。
【００４０】
このように構成された前記データ入力ストローブ信号生成手段３０において、前記書き込み指示信号ｗｒｔがイネーブルになれば、前記信号組合部３１０の出力信号は前記内部クロックｃｌｋ＿ｉｎｔのような形態となる。この時、前記第１制御信号ｃｔｒｌ１と前記第２制御信号ｃｔｒｌ２が両方ともディスエーブルになって、前記第１制御信号ｃｔｒｌ１はハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電位を有するようになり、前記第２制御信号ｃｔｒｌ２はローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電位を有するようになれば、前記データ入力ストローブ信号ｄｉｎｓｔｂは前記内部クロックｃｌｋ＿ｉｎｔが前記第４遅延器ＤＬＹ４を介さず、前記第３遅延器ＤＬＹ３を介して遅れた形態を有するようになる。
【００４１】
以後、前記第２制御信号ｃｔｒｌ２がディスエーブルになる状態で前記第１制御信号ｃｔｒｌ１がイネーブルになれば、前記データ入力ストローブ信号ｄｉｎｓｔｂは前記内部クロックｃｌｋ＿ｉｎｔが前記第３遅延器ＤＬＹ３と前記第４遅延器ＤＬＹ４とを両方とも介さない形態となる。したがって、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングは早くなる。
【００４２】
反面、前記第１制御信号ｃｔｒｌ１がディスエーブルになる状態で前記第２制御信号ｃｔｒｌ２がイネーブルになれば、前記データ入力ストローブ信号ｄｉｎｓｔｂは前記内部クロックｃｌｋ＿ｉｎｔが前記第３遅延器ＤＬＹ３と前記第４遅延器ＤＬＹ４とを両方とも介する形態となる。したがって、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングは遅くなる。
【００４３】
すなわち、前記外部データストローブクロックの位相が前記外部クロックの位相より前記第１時間以上早くなれば前記第１制御信号ｃｔｒｌ１がイネーブルになり、これによって前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングが早くなる。反面、前記外部クロックの位相が前記外部データストローブクロックの位相より前記第２時間以上早くなれば前記第２制御信号ｃｔｒｌ２がイネーブルになり、これによって前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングが遅くなる。本発明の一実施例に係る半導体記憶装置において、前記データ入力ストローブ信号ｄｉｎｓｔｂは、このように外部データストローブクロックと外部クロックとの位相により可変的な発生タイミングを有する。
【００４４】
図５は、図２に示したデータ入力センスアンプの詳細構成図であって、前記データ入力センスアンプ４０に備えられる４個のセンスアンプのうち何れか１つを例示的に示すものである。本例示図では、前記４個の整列データｄａｒ＜１：４＞のうち何れか１つが正整列データｄａｒ＜ｉ＞と副整列データ／ｄａｒ＜ｉ＞として行われると仮定する。また、ここでのグローバルラインＧＩＯ＜ｉ＞が複数集まって、図２に示したグローバルラインＧＩＯになると理解する。
【００４５】
前記データ入力センスアンプ４０は、第１〜第１２トランジスタＴＲ１〜ＴＲ１２および第４〜第６インバータＩＶ４〜ＩＶ６を含む。
【００４６】
前記第１トランジスタＴＲ１は前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲート、外部供給電源ＶＤＤが印加されるソース、および第１ノードＮ１に接続されるドレーンを含む。前記第２トランジスタＴＲ２は、前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲート、前記外部供給電源ＶＤＤが印加されるソース、および第２ノードＮ２に接続されるドレーンを含む。前記第３トランジスタＴＲ３は、前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲートを含み、前記第１ノードＮ１と前記第２ノードＮ２との間に配置される。
【００４７】
前記第４トランジスタＴＲ４は、前記第２ノードＮ２に接続されるゲート、前記外部供給電源ＶＤＤが印加されるソース、および前記第１ノードＮ１に接続されるドレーンを含む。前記第５トランジスタＴＲ５は、前記第２ノードＮ２に接続されるゲート、および前記第１ノードＮ１に接続されるドレーンを含む。前記第６トランジスタＴＲ６は、前記第１ノードＮ１に接続されるゲート、前記外部供給電源ＶＤＤが印加されるソース、および前記第２ノードＮ２に接続されるドレーンを含む。前記第７トランジスタＴＲ７は、前記第１ノードＮ１に接続されるゲート、および前記第２ノードＮ２に接続されるドレーンを含む。
【００４８】
前記第８トランジスタＴＲ８は、前記正整列データｄａｒ＜ｉ＞を受信するゲート、前記第５トランジスタＴＲ５のソースに接続されるドレーン、および第３ノードＮ３に接続されるソースを含む。前記第９トランジスタＴＲ９は、前記副整列データ／ｄａｒ＜ｉ＞を受信するゲート、前記第７トランジスタＴＲ７のソースに接続されるドレーン、および前記第３ノードＮ３に接続されるソースを含む。前記第１０トランジスタＴＲ１０は、前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲート、前記第３ノードＮ３に接続されるドレーン、および接地されるソースを含む。
【００４９】
前記第４インバータＩＶ４は、前記第１ノードＮ１に印加される電圧を受信する。前記第５インバータＩＶ５は、前記第４インバータＩＶ４の出力信号を受信する。前記第６インバータＩＶ６は、前記第２ノードＮ２に印加される電圧を受信する。前記第１１トランジスタＴＲ１１は、前記第５インバータＩＶ５の出力信号を受信するゲート、前記外部供給電源ＶＤＤが印加されるソース、および前記グローバルラインＧＩＯ＜ｉ＞に接続されるドレーンを含む。前記第１２トランジスタＴＲ１２は、前記第６インバータＩＶ６の出力信号を受信するゲート、前記グローバルラインＧＩＯ＜ｉ＞に接続されるドレーン、および接地されるソースを含む。
【００５０】
上述したように、本発明の半導体記憶装置は、内部クロックと内部データストローブクロックが各々外部クロックと外部データストローブクロックに対して遅れた量を補償した後、補償されたクロックの位相を比較することによって外部クロックと外部データストローブ信号との位相差を判別する。また、判別された位相情報を用いて、外部クロックの位相に比べて外部データストローブクロックの位相が閾値を超過してさらに早くなれば、データ入力ストローブ信号の発生タイミングを早くする。反面、外部クロックの位相に比べて外部データストローブクロックの位相が閾値を超過してさらに遅くなれば、データ入力ストローブ信号の発生タイミングをさらに遅延させる動作を行う。
【００５１】
このような動作によって、直列に入力して整列され、並列にデータ入力センスアンプに伝送されるデータはより安定してグローバルラインに伝送されることが可能になる。半導体記憶装置が高速化する傾向に伴い、データ入力ストローブ信号のタイミングマージンが減少する問題は本発明によって解決され、これによって半導体記憶装置のデータ入力回路の動作は安定性が向上する。
【００５２】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形された形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５３】
【図１】従来の半導体記憶装置のデータ入力回路の動作を説明するためのタイミング図である。
【図２】本発明の一実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図３】図２に示したデータ入力制御手段の詳細構成図である。
【図４】図２に示したデータ入力ストローブ信号生成手段の詳細構成図である。
【図５】図２に示したデータ入力センスアンプの詳細構成図である。
【符号の説明】
【００５４】
１０…データ整列手段
２０…データ入力制御手段
３０…データ入力ストローブ信号生成手段
４０…データ入力センスアンプ
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、安定したデータ入力動作を行う半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般的に半導体記憶装置は、複数のデータ入力バッファ（ＤＱ）と複数のデータストローブクロックバッファ（ＤＱＳ）とを備える（例えば、特許文献１）。ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のように進歩した形態の半導体記憶装置において、データ入力バッファ（ＤＱ）を介して直列に入力される複数のデータは、データストローブクロックの制御により複数のラッチ回路で各々ラッチされた後、マルチプレックス回路で整列して並列にデータ入力センスアンプに伝送される。以後、データ入力センスアンプは、並列に伝送される複数のデータをデータ入力ストローブ信号の制御によりグローバルラインに伝送する。半導体記憶装置は、データ入力ストローブ信号生成回路を備え、内部クロックと書き込み（Ｗｒｉｔｅ）指示信号に応答して、前記データ入力ストローブ信号を生成する。
【０００３】
半導体記憶装置の外部から半導体記憶装置にデータを伝送する装置が全て同一のタイミングで動作することではないため、データが全て均一なタイミングで半導体記憶装置に入力されない。したがって、入力データと半導体記憶装置の内部クロックとの間の時間マージンは、安定したデータ入力動作のための重要な要素として作用するようになる。しかし、半導体記憶装置が高速化しつつある傾向によって、入力データと内部クロックとの間の時間マージンは次第に減少していき、これによってデータ入力動作の安定性を担保することが容易ではなくなる技術的限界が発生するようになる。図１は、このように高周波クロック環境でデータ入力動作の安定性が低下する問題点を示す。
【０００４】
図１には、データ入力回路に直列に入力される４個のデータｄ１〜ｄ４と内部クロックｃｌｋ＿ｉｎｔとのタイミング関係に関する二つの場合を示す。第１の場合Ｃａｓｅ１では、内部クロックｃｌｋ＿ｉｎｔを基準にデータｄ１〜ｄ４が相対的に早いタイミングをもって入力された場合を示している。反面、第２の場合Ｃａｓｅ２では、内部クロックｃｌｋ＿ｉｎｔを基準にデータｄ１〜ｄ４が第１の場合Ｃａｓｅ１に比べて、相対的に遅いタイミングをもって入力された場合を示している。
【０００５】
このように、データの入力タイミングは不均一であるため、点線で表した領域内にデータ入力ストローブ信号ｄｉｎｓｔｂがイネーブルになってこそデータ入力回路の正確な動作を保障することができる。しかし、高周波クロックが用いられる環境内では、点線で表した領域が非常に狭くなり、よって、データ入力ストローブ信号ｄｉｎｓｔｂの生成タイミングがずれたり、生成されない誤動作が発生したりする可能性が高まるようになる。
【０００６】
すなわち、半導体記憶装置の高速化につれてデータ入力ストローブ信号のタイミングマージンは急激に減少しており、これによって半導体記憶装置のデータ入力回路の動作はその安定性が顕著に低下している。しかし、従来の半導体記憶装置のデータ入力回路は、高周波環境で上述した問題点を克服できる方案を提示することができなかった。
【特許文献１】特開２００８−３４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した問題点を解決するために案出されたものであり、入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供することにその技術的課題がある。
【０００８】
また、本発明は、高速動作時にデータ入力動作の安定性を向上させる半導体記憶装置を提供することに他の技術的課題がある。
【課題を解決するための手段】
【０００９】
上述した技術的課題を達成するための本発明の一実施形態に係る半導体記憶装置は、入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段；および前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプ；を含むことを特徴とする。
【００１０】
また、本発明の他の実施形態に係る半導体記憶装置は、入力データとデータストローブクロックのタイミングを検出してデータ入力制御信号を生成するデータ入力制御手段；および前記データ入力制御信号に応答して、前記入力データを整列および増幅してグローバルラインに伝送するデータ入力回路；を含むことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体記憶装置は、入力データとデータストローブクロックの入力タイミングを検出し、その結果に応じてデータ入力ストローブ信号の発生タイミングをチューニングすることによって、データ入力動作の安定性を向上させる効果がある。
【００１２】
また、本発明の半導体記憶装置は、入力データとクロックとの間のタイミングマージンを確保し、誤動作を減少させることによって、高速動作時にも安定したデータ入力動作を行う効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して、本発明の好ましい実施例をより詳細に説明することにする。
図２は、本発明の一実施形態に係る半導体記憶装置の構成を示すブロック図であって、直列に入力される４個のデータを並列に整列させ、データ入力ストローブ信号の制御により増幅する回路を例示的に示したものである。
【００１４】
図示するように、前記半導体記憶装置は、データ整列手段１０、データ入力制御手段２０、データ入力ストローブ信号生成手段３０、およびデータ入力センスアンプ４０を含む。
【００１５】
前記データ整列手段１０は、内部データストローブクロックｉＤＱＳに応答して、直列に入力される４個の入力データｄｉｎ＜１：４＞を並列に整列させ、前記データ入力センスアンプ４０に伝送する。前記データ整列手段１０は、位相制御部１１０、ラッチ部１２０、およびマルチプレックス部１３０を含む。
【００１６】
前記位相制御部１１０は、前記内部データストローブクロックｉＤＱＳの位相を制御して、立ち上がりストローブクロックｒＤＱＳと立ち下がりストローブクロックｆＤＱＳとを出力する。前記ラッチ部１２０は、前記立ち上がりストローブクロックｒＤＱＳと前記立ち下がりストローブクロックｆＤＱＳに応答して、前記４個の入力データｄｉｎ＜１：４＞を各々ラッチさせる。前記マルチプレックス部１３０は、前記ラッチ部１２０にラッチされた４個のデータｄｌａｔ＜１：４＞を受信し、同時に前記データ入力センスアンプ４０に伝送する。このような動作によって、前記４個の入力データｄｉｎ＜１：４＞は並列に整列した整列データｄａｒ＜１：４＞として前記データ入力センスアンプ４０に伝送される。
【００１７】
前記データ入力制御手段２０と前記データ入力ストローブ信号生成手段３０とを通称して、内部チューニング手段１という。すなわち、前記内部チューニング手段１は、前記４個の入力データｄｉｎ＜１：４＞と外部データストローブクロックの入力タイミングによりデータ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングをチューニングする。前記４個の入力データｄｉｎ＜１：４＞は、外部クロックに同期して入力されるため、前記外部クロックのトグル（Ｔｏｇｇｌｅ）タイミングを把握する動作によって、前記４個の入力データｄｉｎ＜１：４＞の入力タイミングを把握することができる。また、前記データ整列手段１０、前記データ入力ストローブ信号生成手段３０、および前記データ入力センスアンプ４０は、データ入力回路２を構成する。すなわち、前記データ入力回路２は、前記データ入力制御手段２０から伝送されるデータ入力制御信号に応答して、前記４個の入力データｄｉｎ＜１：４＞を整列および増幅し、グローバルラインＧＩＯに伝送する動作を行う。以下、前記データ入力制御信号は、第１制御信号ｃｔｒｌ１と第２制御信号ｃｔｒｌ２として行われる。
【００１８】
前記データ入力制御手段２０は、前記内部データストローブクロックｉＤＱＳと内部クロックｃｌｋ＿ｉｎｔとを受信して、前記第１制御信号ｃｔｒｌ１と前記第２制御信号ｃｔｒｌ２とを生成する。この時、前記データ入力制御手段２０は、前記内部データストローブクロックｉＤＱＳが前記外部データストローブクロックに対して遅れた量を補償し、前記内部クロックｃｌｋ＿ｉｎｔが前記外部クロックに対して遅れた量を補償する動作を行う。データ入力バッファは、前記外部データストローブクロックを用いてデータを受信するため、前記外部データストローブクロックと前記外部クロックとの位相差情報を抽出するために、前記データ入力制御手段２０は上述したように前記内部データストローブクロックｉＤＱＳと前記内部クロックｃｌｋ＿ｉｎｔとの遅延を補償する動作を行う。前記データ入力制御手段２０は、このような形態で抽出された前記外部データストローブクロックと前記外部クロックとの位相差情報を前記データ入力ストローブ信号生成手段３０に伝送して、前記データ入力ストローブ信号ｄｉｎｓｔｂのタイミングを制御させる。
【００１９】
前記データ入力制御手段２０は、前記外部データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば、前記第１制御信号ｃｔｒｌ１をイネーブルにする。反面、前記外部データストローブクロックの位相が前記外部クロックの位相より第２時間以上遅くなれば、前記第２制御信号ｃｔｒｌ２をイネーブルにする。ここで、前記第１時間と前記第２時間とは同じ時間であり得る。
【００２０】
前記データ入力ストローブ信号生成手段３０は、前記内部クロックｃｌｋ＿ｉｎｔ、書き込み指示信号ｗｒｔ、前記第１制御信号ｃｔｒｌ１、および前記第２制御信号ｃｔｒｌ２に応答して、前記データ入力ストローブ信号ｄｉｎｓｔｂを生成する。ここで、前記書き込み指示信号ｗｒｔは、書き込み動作時に前記データ入力ストローブ信号ｄｉｎｓｔｂの生成区間を確保するための信号である。前記データ入力ストローブ信号生成手段３０は、前記書き込み指示信号ｗｒｔがイネーブルの状態で前記第１制御信号ｃｔｒｌ１がイネーブルになれば、前記内部クロックｃｌｋ＿ｉｎｔに対する遅延時間を減少させて、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングをより早くする機能を行う。反面、前記書き込み指示信号ｗｒｔがイネーブルの状態で前記第２制御信号ｃｔｒｌ２がイネーブルになれば、前記内部クロックｃｌｋ＿ｉｎｔに対する遅延時間を増加させて、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングをより遅くする機能を行う。
【００２１】
以後、前記データ入力センスアンプ４０は、前記データ入力ストローブ信号ｄｉｎｓｔｂに応答して、前記データ整列手段１０から伝送される前記整列データｄａｒ＜１：４＞を前記グローバルラインＧＩＯに伝送する。
【００２２】
このように、本発明の半導体記憶装置において、前記データ入力制御手段２０は、前記外部データストローブクロックのタイミングと前記外部クロックのタイミングとの差が前記第１時間および前記第２時間により定義される閾値を超過するようになれば、前記第１制御信号ｃｔｒｌ１または前記第２制御信号ｃｔｒｌ２をイネーブルにする。また、前記データ入力ストローブ信号生成手段３０は、前記第１制御信号ｃｔｒｌ１または前記第２制御信号ｃｔｒｌ２のイネーブルの可否により前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングを調整する。したがって、データの入力タイミングと前記外部クロックの立ち上がりエッジタイミングとの差により、可変的なタイミングを有するデータ入力ストローブ信号ｄｉｎｓｔｂが生成され、これによってより安定したデータ入力動作を行えるようになる。
【００２３】
図３を参照すると、前記データ入力制御手段２０は、閾値設定部２１０および位相比較部２２０を含む。
前記閾値設定部２１０は、前記内部データストローブクロックｉＤＱＳと前記内部クロックｃｌｋ＿ｉｎｔから前記外部データストローブクロックと前記外部クロックとの位相差に対する閾値を設定し、基準信号ｒｅｆ、第１閾値信号ｌｉｍ１、および第２閾値信号ｌｉｍ２を生成する。前記閾値設定部２１０は、第１レプリカ遅延器ＲＥＰ_ＤＬＹ１、第１遅延器ＤＬＹ１、第２レプリカ遅延器ＲＥＰ_ＤＬＹ２、および第２遅延器ＤＬＹ２を含む。
【００２４】
前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１は、前記内部データストローブクロックｉＤＱＳを既に設定された時間だけ遅延させる。この時、前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１は、前記内部データストローブクロックｉＤＱＳが外部データストローブクロックに対して遅れた量を補償するための遅延時間を前記内部データストローブクロックｉＤＱＳに付与する。
【００２５】
前記第２レプリカ遅延器ＲＥＰ_ＤＬＹ２は、前記内部クロックｃｌｋ＿ｉｎｔを既に設定された時間だけ遅延させ、前記基準信号ｒｅｆを出力する。前記第２レプリカ遅延器ＲＥＰ_ＤＬＹ２は、前記内部クロックｃｌｋ＿ｉｎｔが外部クロックに対して遅れた量を補償するための遅延時間を前記内部クロックｃｌｋ＿ｉｎｔに付与する。
【００２６】
設計者はテストを通して、前記外部データストローブクロックと前記外部クロックのタイミングが正確に補償されるように前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１と前記第２レプリカ遅延器ＲＥＰ_ＤＬＹ２が有する各々の遅延値を適切に調整しなければならない。
【００２７】
前記第１遅延器ＤＬＹ１は、前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１の出力信号の位相を前記第１時間だけ遅延させて、第１閾値信号ｌｉｍ１を出力する。また、前記第２遅延器ＤＬＹ２は、前記第１レプリカ遅延器ＲＥＰ_ＤＬＹ１の出力信号の位相を前記第２時間だけ早めて、第２閾値信号ｌｉｍ２を出力する。
【００２８】
設計者は前記第１時間と前記第２時間により定義される前記外部データストローブクロックと前記外部クロックとの間のタイミング差に関する閾値を設定し、前記第１遅延器ＤＬＹ１と前記第２遅延器ＤＬＹ２が各々有する遅延値を適切に調整しなければならない。
【００２９】
前記位相比較部２２０は、前記基準信号ｒｅｆを基準に前記第１閾値信号ｌｉｍ１と前記第２閾値信号ｌｉｍ２との位相を各々判別して、前記第１制御信号ｃｔｒｌ１および前記第２制御信号ｃｔｒｌ２を生成する。前記位相比較部２２０は、第１位相比較器ＰＤ１および第２位相比較器ＰＤ２を含む。
【００３０】
前記第１位相比較器ＰＤ１は、前記基準信号ｒｅｆに対する前記第１閾値信号ｌｉｍ１の位相を判別して、前記第１制御信号ｃｔｒｌ１を生成する。前記第２位相比較器ＰＤ２は、前記基準信号ｒｅｆに対する前記第２閾値信号ｌｉｍ２の位相を判別して、前記第２制御信号ｃｔｒｌ２を生成する。前記第１位相比較器ＰＤ１および前記第２位相比較器ＰＤ２は、エッジトリガー（Ｅｄｇｅ Ｔｒｉｇｇｅｒ）タイプのフリップフロップのような構成によって容易に実現可能である。
【００３１】
前記外部データストローブクロックと前記外部クロックとの位相が一致した状態であれば、前記基準信号ｒｅｆの位相は前記第１閾値信号ｌｉｍ１の位相より早く、前記第２閾値信号ｌｉｍ２の位相より遅れるようになる。
【００３２】
以後、前記外部データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば、前記第１閾値信号ｌｉｍ１の位相が前記基準信号ｒｅｆの位相より早くなる。この時、前記第１位相比較器ＰＤ１は、このような位相変化を検出し、前記第１制御信号ｃｔｒｌ１をイネーブルにする。
【００３３】
反面、前記外部クロックの位相が前記外部データストローブクロックの位相より第２時間以上早くなれば、前記基準信号ｒｅｆの位相が前記第２閾値信号ｌｉｍ２の位相より早くなる。この時、前記第２位相比較器ＰＤ２は、このような位相変化を検出し、前記第２制御信号ｃｔｒｌ２をイネーブルにする。
【００３４】
ここで、前記第１制御信号ｃｔｒｌ１はローイネーブル（Ｌｏｗ Ｅｎａｂｌｅ）信号にし、前記第２制御信号ｃｔｒｌ２はハイイネーブル（Ｈｉｇｈ Ｅｎａｂｌｅ）信号にして行うことが好ましい。
【００３５】
図４を参照すると、前記データ入力ストローブ信号生成手段３０は、信号組合部３１０、第１遅延部３２０、および第２遅延部３３０を含む。
前記信号組合部３１０は、前記書き込み指示信号ｗｒｔと前記内部クロックｃｌｋ＿ｉｎｔとを組み合わせる。このために、前記信号組合部３１０は、前記書き込み指示信号ｗｒｔと前記内部クロックｃｌｋ＿ｉｎｔとを受信する第１ナンドゲートＮＤ１および前記第１ナンドゲートＮＤ１の出力信号を受信する第１インバータＩＶ１を含む。
【００３６】
前記第１遅延部３２０は、前記第１制御信号ｃｔｒｌ１に応答して、前記信号組合部３１０の出力信号を選択的に遅延させる。このために、前記第１遅延部３２０は、第３遅延器ＤＬＹ３、第２インバータＩＶ２、第２ナンドゲートＮＤ２、第３ナンドゲートＮＤ３、および第４ナンドゲートＮＤ４を含む。
【００３７】
前記第３遅延器ＤＬＹ３は、前記信号組合部３１０の出力信号を所定時間遅延させる。前記第２ナンドゲートＮＤ２は、前記第１制御信号ｃｔｒｌ１と前記第３遅延器ＤＬＹ３の出力信号とを受信する。前記第２インバータＩＶ２は、前記第１制御信号ｃｔｒｌ１を受信する。前記第３ナンドゲートＮＤ３は、前記信号組合部３１０の出力信号と前記第２インバータＩＶ２の出力信号とを受信する。前記第４ナンドゲートＮＤ４は、前記第２ナンドゲートＮＤ２の出力信号と前記第３ナンドゲートＮＤ３の出力信号とを受信する。
【００３８】
前記第２遅延部３３０は、前記第２制御信号ｃｔｒｌ２に応答して、前記第１遅延部３２０の出力信号を選択的に遅延させ、前記データ入力ストローブ信号ｄｉｎｓｔｂを出力する。このために、前記第２遅延部３３０は、第４遅延器ＤＬＹ４、第３インバータＩＶ３、第５ナンドゲートＮＤ５、第６ナンドゲートＮＤ６、および第７ナンドゲートＮＤ７を含む。
【００３９】
前記第４遅延器ＤＬＹ４は、前記第１遅延部３２０の出力信号を所定時間遅延させる。前記第５ナンドゲートＮＤ５は、前記第２制御信号ｃｔｒｌ２と前記第４遅延器ＤＬＹ４の出力信号とを受信する。前記第３インバータＩＶ３は、前記第２制御信号ｃｔｒｌ２を受信する。前記第６ナンドゲートＮＤ６は、前記第１遅延部３２０の出力信号と前記第３インバータＩＶ３の出力信号とを受信する。前記第７ナンドゲートＮＤ７は、前記第５ナンドゲートＮＤ５の出力信号と前記第６ナンドゲートＮＤ６の出力信号とを受信し、前記データ入力ストローブ信号ｄｉｎｓｔｂを出力する。
【００４０】
このように構成された前記データ入力ストローブ信号生成手段３０において、前記書き込み指示信号ｗｒｔがイネーブルになれば、前記信号組合部３１０の出力信号は前記内部クロックｃｌｋ＿ｉｎｔのような形態となる。この時、前記第１制御信号ｃｔｒｌ１と前記第２制御信号ｃｔｒｌ２が両方ともディスエーブルになって、前記第１制御信号ｃｔｒｌ１はハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電位を有するようになり、前記第２制御信号ｃｔｒｌ２はローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電位を有するようになれば、前記データ入力ストローブ信号ｄｉｎｓｔｂは前記内部クロックｃｌｋ＿ｉｎｔが前記第４遅延器ＤＬＹ４を介さず、前記第３遅延器ＤＬＹ３を介して遅れた形態を有するようになる。
【００４１】
以後、前記第２制御信号ｃｔｒｌ２がディスエーブルになる状態で前記第１制御信号ｃｔｒｌ１がイネーブルになれば、前記データ入力ストローブ信号ｄｉｎｓｔｂは前記内部クロックｃｌｋ＿ｉｎｔが前記第３遅延器ＤＬＹ３と前記第４遅延器ＤＬＹ４とを両方とも介さない形態となる。したがって、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングは早くなる。
【００４２】
反面、前記第１制御信号ｃｔｒｌ１がディスエーブルになる状態で前記第２制御信号ｃｔｒｌ２がイネーブルになれば、前記データ入力ストローブ信号ｄｉｎｓｔｂは前記内部クロックｃｌｋ＿ｉｎｔが前記第３遅延器ＤＬＹ３と前記第４遅延器ＤＬＹ４とを両方とも介する形態となる。したがって、前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングは遅くなる。
【００４３】
すなわち、前記外部データストローブクロックの位相が前記外部クロックの位相より前記第１時間以上早くなれば前記第１制御信号ｃｔｒｌ１がイネーブルになり、これによって前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングが早くなる。反面、前記外部クロックの位相が前記外部データストローブクロックの位相より前記第２時間以上早くなれば前記第２制御信号ｃｔｒｌ２がイネーブルになり、これによって前記データ入力ストローブ信号ｄｉｎｓｔｂの発生タイミングが遅くなる。本発明の一実施例に係る半導体記憶装置において、前記データ入力ストローブ信号ｄｉｎｓｔｂは、このように外部データストローブクロックと外部クロックとの位相により可変的な発生タイミングを有する。
【００４４】
図５は、図２に示したデータ入力センスアンプの詳細構成図であって、前記データ入力センスアンプ４０に備えられる４個のセンスアンプのうち何れか１つを例示的に示すものである。本例示図では、前記４個の整列データｄａｒ＜１：４＞のうち何れか１つが正整列データｄａｒ＜ｉ＞と副整列データ／ｄａｒ＜ｉ＞として行われると仮定する。また、ここでのグローバルラインＧＩＯ＜ｉ＞が複数集まって、図２に示したグローバルラインＧＩＯになると理解する。
【００４５】
前記データ入力センスアンプ４０は、第１〜第１２トランジスタＴＲ１〜ＴＲ１２および第４〜第６インバータＩＶ４〜ＩＶ６を含む。
【００４６】
前記第１トランジスタＴＲ１は前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲート、外部供給電源ＶＤＤが印加されるソース、および第１ノードＮ１に接続されるドレーンを含む。前記第２トランジスタＴＲ２は、前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲート、前記外部供給電源ＶＤＤが印加されるソース、および第２ノードＮ２に接続されるドレーンを含む。前記第３トランジスタＴＲ３は、前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲートを含み、前記第１ノードＮ１と前記第２ノードＮ２との間に配置される。
【００４７】
前記第４トランジスタＴＲ４は、前記第２ノードＮ２に接続されるゲート、前記外部供給電源ＶＤＤが印加されるソース、および前記第１ノードＮ１に接続されるドレーンを含む。前記第５トランジスタＴＲ５は、前記第２ノードＮ２に接続されるゲート、および前記第１ノードＮ１に接続されるドレーンを含む。前記第６トランジスタＴＲ６は、前記第１ノードＮ１に接続されるゲート、前記外部供給電源ＶＤＤが印加されるソース、および前記第２ノードＮ２に接続されるドレーンを含む。前記第７トランジスタＴＲ７は、前記第１ノードＮ１に接続されるゲート、および前記第２ノードＮ２に接続されるドレーンを含む。
【００４８】
前記第８トランジスタＴＲ８は、前記正整列データｄａｒ＜ｉ＞を受信するゲート、前記第５トランジスタＴＲ５のソースに接続されるドレーン、および第３ノードＮ３に接続されるソースを含む。前記第９トランジスタＴＲ９は、前記副整列データ／ｄａｒ＜ｉ＞を受信するゲート、前記第７トランジスタＴＲ７のソースに接続されるドレーン、および前記第３ノードＮ３に接続されるソースを含む。前記第１０トランジスタＴＲ１０は、前記データ入力ストローブ信号ｄｉｎｓｔｂを受信するゲート、前記第３ノードＮ３に接続されるドレーン、および接地されるソースを含む。
【００４９】
前記第４インバータＩＶ４は、前記第１ノードＮ１に印加される電圧を受信する。前記第５インバータＩＶ５は、前記第４インバータＩＶ４の出力信号を受信する。前記第６インバータＩＶ６は、前記第２ノードＮ２に印加される電圧を受信する。前記第１１トランジスタＴＲ１１は、前記第５インバータＩＶ５の出力信号を受信するゲート、前記外部供給電源ＶＤＤが印加されるソース、および前記グローバルラインＧＩＯ＜ｉ＞に接続されるドレーンを含む。前記第１２トランジスタＴＲ１２は、前記第６インバータＩＶ６の出力信号を受信するゲート、前記グローバルラインＧＩＯ＜ｉ＞に接続されるドレーン、および接地されるソースを含む。
【００５０】
上述したように、本発明の半導体記憶装置は、内部クロックと内部データストローブクロックが各々外部クロックと外部データストローブクロックに対して遅れた量を補償した後、補償されたクロックの位相を比較することによって外部クロックと外部データストローブ信号との位相差を判別する。また、判別された位相情報を用いて、外部クロックの位相に比べて外部データストローブクロックの位相が閾値を超過してさらに早くなれば、データ入力ストローブ信号の発生タイミングを早くする。反面、外部クロックの位相に比べて外部データストローブクロックの位相が閾値を超過してさらに遅くなれば、データ入力ストローブ信号の発生タイミングをさらに遅延させる動作を行う。
【００５１】
このような動作によって、直列に入力して整列され、並列にデータ入力センスアンプに伝送されるデータはより安定してグローバルラインに伝送されることが可能になる。半導体記憶装置が高速化する傾向に伴い、データ入力ストローブ信号のタイミングマージンが減少する問題は本発明によって解決され、これによって半導体記憶装置のデータ入力回路の動作は安定性が向上する。
【００５２】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形された形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５３】
【図１】従来の半導体記憶装置のデータ入力回路の動作を説明するためのタイミング図である。
【図２】本発明の一実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図３】図２に示したデータ入力制御手段の詳細構成図である。
【図４】図２に示したデータ入力ストローブ信号生成手段の詳細構成図である。
【図５】図２に示したデータ入力センスアンプの詳細構成図である。
【符号の説明】
【００５４】
１０…データ整列手段
２０…データ入力制御手段
３０…データ入力ストローブ信号生成手段
４０…データ入力センスアンプ
【特許請求の範囲】
【請求項１】
入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、
前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプと
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記内部チューニング手段は、
前記データストローブクロックと内部クロックとを入力され、第１制御信号および第２制御信号を生成するデータ入力制御手段と、
前記内部クロック、書き込み指示信号、前記第１制御信号、および前記第２制御信号に応答して、前記データ入力ストローブ信号を生成するデータ入力ストローブ信号生成手段と
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記データ入力制御手段は、内部データストローブクロックが外部から遅れた量を補償し、前記内部クロックが外部から遅れた量を補償して、前記データストローブクロックと外部クロックとの位相差を検出することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記データ入力制御手段は、前記データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば前記第１制御信号をイネーブルにし、前記外部クロックの位相が前記データストローブクロックの位相より第２時間以上早くなれば前記第２制御信号をイネーブルにすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記データ入力制御手段は、
前記データストローブクロックと前記外部クロックとの位相差に対する閾値を設定し、前記内部データストローブクロックと前記内部クロックから基準信号、第１閾値信号、および第２閾値信号を生成する閾値設定部と、
前記基準信号を基準に前記第１閾値信号と前記第２閾値信号との位相を各々判別して、前記第１制御信号および前記第２制御信号を生成する位相比較部と
を含むことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記データ入力ストローブ信号生成手段は、前記書き込み指示信号のイネーブル時、前記第１制御信号がイネーブルになれば前記内部クロックに対する遅延時間を減少させて、前記データ入力ストローブ信号の発生タイミングを早くし、前記第２制御信号がイネーブルになれば前記内部クロックに対する遅延時間を増加させて、前記データ入力ストローブ信号の発生タイミングを遅くすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記データ入力ストローブ信号生成手段は、
前記書き込み指示信号と前記内部クロックとを組み合わせる信号組合部と、
前記第１制御信号に応答して、前記信号組合部の出力信号を選択的に遅延させる第１遅延部と、
前記第２制御信号に応答して、前記第１遅延部の出力信号を選択的に遅延させ、前記データ入力ストローブ信号を出力する第２遅延部と
を含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
内部データストローブクロックに応答して、直列に入力された複数の入力データを並列に整列させ、前記データ入力センスアンプに伝送するデータ整列手段をさらに含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記データ整列手段は、
前記内部データストローブクロックの位相を制御して、立ち上がりストローブクロックと立ち下がりストローブクロックとを出力する位相制御部と、
前記立ち上がりストローブクロックと前記立ち下がりストローブクロックに応答して、前記入力データをラッチさせるラッチ部と、
前記ラッチ部でラッチされた複数のデータを受信し、同時に前記データ入力センスアンプに伝送するマルチプレックス部と
を含むことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
入力データとデータストローブクロックのタイミングを検出して、データ入力制御信号を生成するデータ入力制御手段と、
前記データ入力制御信号に応答して、前記入力データを整列および増幅してグローバルラインに伝送するデータ入力回路と
を含むことを特徴とする半導体記憶装置。
【請求項１１】
前記データ入力制御手段は、内部データストローブクロックが外部から遅れた量を補償し、前記内部クロックが外部から遅れた量を補償して、前記データストローブクロックと外部クロックとの位相差を検出することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記データ入力制御信号は第１制御信号および第２制御信号を含み、
前記データ入力制御手段は、前記データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば前記第１制御信号をイネーブルにし、前記外部クロックの位相が前記データストローブクロックの位相より第２時間以上早くなれば前記第２制御信号をイネーブルにすることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記データ入力制御手段は、
前記データストローブクロックと前記外部クロックとの位相差に対する閾値を設定し、前記内部データストローブクロックと前記内部クロックから基準信号、第１閾値信号、および第２閾値信号を生成する閾値設定部と、
前記基準信号を基準に前記第１閾値信号と前記第２閾値信号との位相を各々判別して、前記第１制御信号および前記第２制御信号を生成する位相比較部と
を含むことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記データ入力回路は、
前記内部データストローブクロックに応答して、前記入力データを並列に整列させるデータ整列手段と、
前記内部クロック、書き込み指示信号、前記第１制御信号、および前記第２制御信号に応答して、前記データ入力ストローブ信号を生成するデータ入力ストローブ信号生成手段と、
前記データ入力ストローブ信号に応答して、前記整列したデータを増幅するデータ入力センスアンプと
を含むことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１５】
前記データ整列手段は、
前記内部データストローブクロックの位相を制御して、立ち上がりストローブクロックと立ち下がりストローブクロックとを出力する位相制御部と、
前記立ち上がりストローブクロックと前記立ち下がりストローブクロックに応答して、前記入力データをラッチさせるラッチ部と、
前記ラッチ部でラッチされた複数のデータを受信し、共に前記データ入力センスアンプに伝送するマルチプレックス部と
を含むことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記データ入力ストローブ信号生成手段は、前記書き込み指示信号のイネーブル時、前記第１制御信号がイネーブルになれば前記内部クロックに対する遅延時間を減少させて、前記データ入力ストローブ信号の発生タイミングを早くし、前記第２制御信号がイネーブルになれば前記内部クロックに対する遅延時間を増加させて、前記データ入力ストローブ信号の発生タイミングを遅くすることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１７】
前記データ入力ストローブ信号生成手段は、
前記書き込み指示信号と前記内部クロックとを組み合わせる信号組合部と、
前記第１制御信号に応答して、前記信号組合部の出力信号を選択的に遅延させる第１遅延部と、
前記第２制御信号に応答して、前記第１遅延部の出力信号を選択的に遅延させ、前記データ入力ストローブ信号を出力する第２遅延部と
を含むことを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１】
入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、
前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプと
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記内部チューニング手段は、
前記データストローブクロックと内部クロックとを入力され、第１制御信号および第２制御信号を生成するデータ入力制御手段と、
前記内部クロック、書き込み指示信号、前記第１制御信号、および前記第２制御信号に応答して、前記データ入力ストローブ信号を生成するデータ入力ストローブ信号生成手段と
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記データ入力制御手段は、内部データストローブクロックが外部から遅れた量を補償し、前記内部クロックが外部から遅れた量を補償して、前記データストローブクロックと外部クロックとの位相差を検出することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記データ入力制御手段は、前記データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば前記第１制御信号をイネーブルにし、前記外部クロックの位相が前記データストローブクロックの位相より第２時間以上早くなれば前記第２制御信号をイネーブルにすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記データ入力制御手段は、
前記データストローブクロックと前記外部クロックとの位相差に対する閾値を設定し、前記内部データストローブクロックと前記内部クロックから基準信号、第１閾値信号、および第２閾値信号を生成する閾値設定部と、
前記基準信号を基準に前記第１閾値信号と前記第２閾値信号との位相を各々判別して、前記第１制御信号および前記第２制御信号を生成する位相比較部と
を含むことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記データ入力ストローブ信号生成手段は、前記書き込み指示信号のイネーブル時、前記第１制御信号がイネーブルになれば前記内部クロックに対する遅延時間を減少させて、前記データ入力ストローブ信号の発生タイミングを早くし、前記第２制御信号がイネーブルになれば前記内部クロックに対する遅延時間を増加させて、前記データ入力ストローブ信号の発生タイミングを遅くすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記データ入力ストローブ信号生成手段は、
前記書き込み指示信号と前記内部クロックとを組み合わせる信号組合部と、
前記第１制御信号に応答して、前記信号組合部の出力信号を選択的に遅延させる第１遅延部と、
前記第２制御信号に応答して、前記第１遅延部の出力信号を選択的に遅延させ、前記データ入力ストローブ信号を出力する第２遅延部と
を含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
内部データストローブクロックに応答して、直列に入力された複数の入力データを並列に整列させ、前記データ入力センスアンプに伝送するデータ整列手段をさらに含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記データ整列手段は、
前記内部データストローブクロックの位相を制御して、立ち上がりストローブクロックと立ち下がりストローブクロックとを出力する位相制御部と、
前記立ち上がりストローブクロックと前記立ち下がりストローブクロックに応答して、前記入力データをラッチさせるラッチ部と、
前記ラッチ部でラッチされた複数のデータを受信し、同時に前記データ入力センスアンプに伝送するマルチプレックス部と
を含むことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
入力データとデータストローブクロックのタイミングを検出して、データ入力制御信号を生成するデータ入力制御手段と、
前記データ入力制御信号に応答して、前記入力データを整列および増幅してグローバルラインに伝送するデータ入力回路と
を含むことを特徴とする半導体記憶装置。
【請求項１１】
前記データ入力制御手段は、内部データストローブクロックが外部から遅れた量を補償し、前記内部クロックが外部から遅れた量を補償して、前記データストローブクロックと外部クロックとの位相差を検出することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記データ入力制御信号は第１制御信号および第２制御信号を含み、
前記データ入力制御手段は、前記データストローブクロックの位相が前記外部クロックの位相より第１時間以上早くなれば前記第１制御信号をイネーブルにし、前記外部クロックの位相が前記データストローブクロックの位相より第２時間以上早くなれば前記第２制御信号をイネーブルにすることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記データ入力制御手段は、
前記データストローブクロックと前記外部クロックとの位相差に対する閾値を設定し、前記内部データストローブクロックと前記内部クロックから基準信号、第１閾値信号、および第２閾値信号を生成する閾値設定部と、
前記基準信号を基準に前記第１閾値信号と前記第２閾値信号との位相を各々判別して、前記第１制御信号および前記第２制御信号を生成する位相比較部と
を含むことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記データ入力回路は、
前記内部データストローブクロックに応答して、前記入力データを並列に整列させるデータ整列手段と、
前記内部クロック、書き込み指示信号、前記第１制御信号、および前記第２制御信号に応答して、前記データ入力ストローブ信号を生成するデータ入力ストローブ信号生成手段と、
前記データ入力ストローブ信号に応答して、前記整列したデータを増幅するデータ入力センスアンプと
を含むことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１５】
前記データ整列手段は、
前記内部データストローブクロックの位相を制御して、立ち上がりストローブクロックと立ち下がりストローブクロックとを出力する位相制御部と、
前記立ち上がりストローブクロックと前記立ち下がりストローブクロックに応答して、前記入力データをラッチさせるラッチ部と、
前記ラッチ部でラッチされた複数のデータを受信し、共に前記データ入力センスアンプに伝送するマルチプレックス部と
を含むことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記データ入力ストローブ信号生成手段は、前記書き込み指示信号のイネーブル時、前記第１制御信号がイネーブルになれば前記内部クロックに対する遅延時間を減少させて、前記データ入力ストローブ信号の発生タイミングを早くし、前記第２制御信号がイネーブルになれば前記内部クロックに対する遅延時間を増加させて、前記データ入力ストローブ信号の発生タイミングを遅くすることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１７】
前記データ入力ストローブ信号生成手段は、
前記書き込み指示信号と前記内部クロックとを組み合わせる信号組合部と、
前記第１制御信号に応答して、前記信号組合部の出力信号を選択的に遅延させる第１遅延部と、
前記第２制御信号に応答して、前記第１遅延部の出力信号を選択的に遅延させ、前記データ入力ストローブ信号を出力する第２遅延部と
を含むことを特徴とする請求項１６に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−９３７７８（Ｐ２００９−９３７７８Ａ）
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００８−９２１６１（Ｐ２００８−９２１６１）
【出願日】平成２０年３月３１日（２００８．３．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成２０年３月３１日（２００８．３．３１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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