デューティ測定回路及びデューティ測定方法
【課題】 外部信号を用いずにクロック信号のデューティを正確に測定する。
【解決手段】 半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ及び４ｂ、第２のデューティ測定回路５ａ及び５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。第１の回路ブロック１に隣接して設けられた第１のデューティ測定回路４ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）を測定する。第１の回路ブロック１に隣接して設けられた第２のデューティ測定回路５ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）を測定する。測定されたＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）及びＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）から、第１の回路ブロック１に入力されるＰＬＬ信号のデューティを高精度に算出できる。
【解決手段】 半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ及び４ｂ、第２のデューティ測定回路５ａ及び５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。第１の回路ブロック１に隣接して設けられた第１のデューティ測定回路４ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）を測定する。第１の回路ブロック１に隣接して設けられた第２のデューティ測定回路５ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）を測定する。測定されたＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）及びＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）から、第１の回路ブロック１に入力されるＰＬＬ信号のデューティを高精度に算出できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号のデューティを測定するデューティ測定回路及びデューティ測定方法に関する。
【背景技術】
【０００２】
デジタルＬＳＩやＳｏＣ（System On ａ Chip）などの半導体装置では、種々のクロック供給回路が用いられ、ＰＬＬ（Phase Locked Loop）回路（周波数逓倍回路とも呼称される）が多用されている。近年、半導体素子の微細化、高集積化の進展に伴い、クロック供給回路から出力されるクロック信号の高周波化が進行し、製造上のばらつきによる回路閾値の変化などにより、クロック信号の周波数及びデューティ変動が発生する可能性がある。このため、クロック信号の周波数及びデューティの高精度な測定が重要となっている。デューティ測定としては、クロック信号よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いて、デューティの高精度な測定が行われている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているクロック信号のデューティ測定では、半導体装置の内部で発生した信号だけではデューティを測定できないという問題点がある。また、最先端のデジタルＬＳＩやＳｏＣの場合、クロック信号が高周波数化されているので、より高速な外部サンプリングクロック信号が必要となるという問題点がある。そして、高精度なデューティ測定を行うためには回路構成が複雑になり、これらの回路を半導体装置内に設けた場合、半導体装置のコストが上昇し、一方、これらの回路を半導体装置外に設けた場合、評価コストが上昇するという問題点がある。更に、デジタルＬＳＩやＳｏＣ内に設けられている複数の回路ブロックにそれぞれ供給されるクロック信号のデューティを高精度に測定できないという問題点がある。
【特許文献１】特開２００１−１２４８１３号公報（頁１３、図１、及び頁１４、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、外部信号を用いずにクロック信号のデューティを正確に測定できるデューティ測定回路及びデューティ測定方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様のデューティ測定回路は、発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様のデューティ測定方法は、ＰＬＬ部から出力され、発振器で発生された信号を逓倍したクロック信号が入力される回路ブロックに隣接して設けられ、複数の遅延手段及び第１のＭＵＸを有し、前記クロック信号が入力される第１の測定手段を用い、前記第１のＭＵＸに入力されたセレクタの制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する工程と、前記回路ブロックに隣接して設けられ、前記クロック信号を入力し、複数の遅延手段及び前記第１のＭＵＸと同一回路構成の第２のＭＵＸを有する第２の測定手段を用い、前記第２のＭＵＸに入力された前記セレクタの前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する工程と、前記“Ｈｉｇｈ”レベル期間及び前記“Ｌｏｗ”レベル期間の値から前記クロック信号の前記“Ｈｉｇｈ”レベル期間のデューティ、前記“Ｌｏｗ”レベル期間のデューティ、及びデューティ比を算出する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、外部信号を用いずにクロック信号のデューティを正確に測定できるデューティ測定回路及びデューティ測定方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るデューティ測定回路及びデューティ測定方法について、図面を参照して説明する。図１は半導体装置の構成を示すブロック図である。本実施例では、ＳｏＣとしての半導体装置の内部２ケ所にデューティ測定回路を設けている。
【００１０】
図１に示すように、半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂ、第２のデューティ測定回路５ａ、第２のデューティ測定回路５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。
【００１１】
第１の回路ブロック１は、半導体装置２０の左下端にＰＬＬ部３と隣接して設けられ、ＰＬＬ部３から出力されるＰＬＬ信号を基準クロック信号（ＣＬＫ）として用いて演算処理等を行う。第２の回路ブロック２は、半導体装置２０の右上端にＰＬＬ部３と離間して設けられ、ＰＬＬ部３から出力されるＰＬＬ信号を基準クロック信号（ＣＬＫ）として用いて演算処理等を行う。
【００１２】
ＰＬＬ部３は、半導体装置２０の下端に設けられ、ＣＲ発振器及びＰＬＬ回路を有し、ＣＲ発振器で発生された信号をＰＬＬ回路で逓倍し、基準クロック信号（ＣＬＫ）としてのＰＬＬ信号を出力する。
【００１３】
第１のデューティ測定回路４ａは、第１の回路ブロック１に隣接して設けられ、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間の測定を行う第１の測定手段として機能する。第１のデューティ測定回路４ｂは、第１のデューティ測定回路４ａと同一回路構成を有し、第２の回路ブロック２に隣接して設けられ、第２の回路ブロック２に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間の測定を行う第１の測定手段として機能する。
【００１４】
第２のデューティ測定回路５ａは、第１のデューティ測定回路４ａ及び第１のデューティ測定回路４ｂとは回路構成が異なり、第１の回路ブロック１に隣接して設けられ、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間の測定を行う第２の測定手段として機能する。第２のデューティ測定回路５ｂは、第２のデューティ測定回路５ａと同一回路構成を有し、第２の回路ブロック２に隣接して設けられ、第２の回路ブロック２に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間の測定を行う第２の測定手段として機能する。
【００１５】
セレクタ６は、ＰＬＬ信号のデューティを測定するために必要な制御信号を生成し、その信号を第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂ、及び第２のデューティ測定回路５ａ、第２のデューティ測定回路５ｂに出力する。Ｉ／Ｏレジスタ７は、第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂから出力された信号情報、及び第２のデューティ測定回路５ａ、第２のデューティ測定回路５ｂから出力された信号情報を記憶し、あわせてその信号を半導体装置２０の外部に出力する。
【００１６】
次に、デューティ測定回路の構成について図２及び図３を参照して説明する、図２は第１のデューティ測定回路を示すブロック図、図３は第２のデューティ測定回路を示すブロック図である。
【００１７】
図２に示すように、第１のデューティ測定回路４ａ及び第１のデューティ測定回路４ｂは、リセット機能付きフリップフロップ８、フリップフロップ８ａ、フリップフロップ８ｂ、ＭＵＸ（Multiplexer）１０ａ、ＭＵＸ１０ｂ、インバータ１１ａ、インバータ１１ｂ、ＸＯＲ（Ｅｘ−ＯＲ）１２、遅延回路ＤＡ１、遅延回路ＤＡ２、遅延回路ＤＡｎ、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎから構成されている。
【００１８】
リセット機能付きフリップフロップ８は、ＰＬＬ信号（ＣＬＫ）をクロックとして入力し、出力された信号はインバータ１１ａで反転され、反転された信号が再度データとして入力される。そして、リセット機能付きフリップフロップ８は、リセット信号を入力して、リセット信号の信号レベルに応じて、デューティ測定時には信号Ａ１１を出力し、半導体装置２０の通常動作時には動作を停止する。
【００１９】
遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎは、リセット機能付きフリップフロップ８とＭＵＸ１０ａの間に並列してｎ個設けられ、リセット機能付きフリップフロップ８から出力された信号Ａ１１を遅延させる役目をする。そして、遅延回路ＤＡ２は遅延回路ＤＡ１よりも信号Ａ１１を遅延させ、遅延回路ＤＡｎは信号Ａ１１を最大遅延させる。
【００２０】
ここで、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎには、例えば、第１の回路ブロック１及び第２の回路ブロック２などに配置されるインバータを最小遅延単位とするインバータチェーンを用いるのが好ましい。そして、インバータチェーンを構成するインバータの数はそれぞれ偶数個に設定するのが好ましい。
【００２１】
ＭＵＸ１０ａは、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎと遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎの間に設けられ、セレクタ６から出力されたセレクタの制御信号ＳＥＬＡ１１を入力し、この制御信号にもとづいて遅延回路ＤＡ１、遅延回路ＤＡ２、或いは遅延回路ＤＡｎにより遅延された信号Ａ１１を選択して、信号Ｂ１１として出力する。
【００２２】
遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎは、ＭＵＸ１０ａとＭＵＸ１０ｂの間に並列してｎ個設けられ、ＭＵＸ１０ａから出力された信号Ｂ１１を遅延させる役目をする。そして、遅延回路ＤＢ２は遅延回路ＤＢ１よりも信号Ｂ１１を遅延させ、遅延回路ＤＢｎは信号Ｂ１１を最大遅延させる。
【００２３】
ここで、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎには、例えば、第１の回路ブロック１及び第２の回路ブロック２などに配置されるインバータを最小遅延単位とするインバータチェーンを用いるのが好ましい。そして、インバータチェーンを構成するインバータの数はそれぞれ偶数個に設定するのが好ましい。
【００２４】
また、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎと、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎの遅延時間は、ＰＬＬ信号（ＣＬＫ）の１周期の時間よりも短いのが好ましい。更に、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎと、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎの遅延時間の算出方法は、例えば、デバイスデータから回路シミュレータであるＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて算出する、或いはＴＥＧ（Test Element Group）評価から得られるデータなどを用いてもよい。
【００２５】
ＭＵＸ１０ｂは、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎとフリップフロップ８ｂの間に設けられ、セレクタ６から出力されたセレクタの制御信号ＳＥＬＢ１１を入力し、この制御信号にもとづいて遅延回路ＤＢ１、遅延回路ＤＢ２、或いは遅延回路ＤＢｎにより遅延された信号Ｂ１１を選択して、信号Ｂ１２として出力する。
【００２６】
フリップフロップ８ａは、ＭＵＸ１０ａとＥＯＲ（Ｅｘ−ＯＲ）１２の間に設けられ、信号Ｂ１１をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をインバータ１１ｂにより反転した信号をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。フリップフロップ８ｂは、ＭＵＸ１０ｂとＥＯＲ（Ｅｘ−ＯＲ）１２の間に設けられ、信号Ｂ１２をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をインバータ１１ｂにより反転した信号をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。
【００２７】
ＥＯＲ（Ｅｘ−ＯＲ）１２は、フリップフロップ８ａ及びフリップフロップ８ｂから出力された信号を入力し、論理演算した信号Ｃ１１をＩ／Ｏレジスタ７に出力する。ここで、ＥＯＲ（Ｅｘ−ＯＲ）１２は、フリップフロップ８ａの出力信号レベルとフリップフロップ８ａの出力信号レベルとが異なる場合、“Ｈｉｇｈ”レベルの信号を出力し、フリップフロップ８ａの出力信号レベルとフリップフロップ８ａの出力信号レベルとが同一の場合、“Ｌｏｗ”レベルの信号を出力する。
【００２８】
図３に示すように、第２のデューティ測定回路５ａ及び第２のデューティ測定回路５ｂは、リセット機能付きフリップフロップ８、フリップフロップ８ａ、フリップフロップ８ｂ、ＭＵＸ１０ａ、ＭＵＸ１０ｂ、インバータ１１ａ、インバータ１１ｃ、ＸＯＲ（Ｅｘ−ＯＲ）１２、遅延回路ＤＡ１、遅延回路ＤＡ２、遅延回路ＤＡｎ、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎから構成されている。ここで、第２のデューティ測定回路５は、第１のデューティ測定回路４内のインバータ１１ｂを省き、フリップフロップ８に入力されるＰＬＬ信号（ＣＬＫ）を反転するために新たにインバータ１１ｃを設けたものであり、第１のデューティ測定回路４と同一部分の説明は省略する。
【００２９】
リセット機能付きフリップフロップ８は、ＰＬＬ信号（ＣＬＫ）をインバータ１１ｃにより反転した信号をクロックとして入力し、出力された信号はインバータ１１ａで反転され、反転された信号が再度データとして入力される。そして、リセット機能付きフリップフロップ８は、リセット信号を入力して、リセット信号の信号レベルに応じて、デューティ測定時には信号Ａ２１を出力し、半導体装置２０の通常動作時には動作を停止する。
【００３０】
遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎは、リセット機能付きフリップフロップ８とＭＵＸ１０ａの間に並列してｎ個設けられ、リセット機能付きフリップフロップ８から出力された信号Ａ２１を遅延させる役目をする。ＭＵＸ１０ａは、セレクタ６から出力されたセレクタの制御信号ＳＥＬＡ２１を入力し、この制御信号にもとづいて遅延回路ＤＡ１、遅延回路ＤＡ２、或いは遅延回路ＤＡｎにより遅延された信号Ａ２１を選択して、信号Ｂ２１として出力する。
【００３１】
遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎは、ＭＵＸ１０ａから出力された信号Ｂ２１を遅延させる役目をする。ＭＵＸ１０ｂは、セレクタ６から出力されたセレクタの制御信号ＳＥＬＢ２１を入力し、この制御信号にもとづいて遅延回路ＤＢ１、遅延回路ＤＢ２、或いは遅延回路ＤＢｎにより遅延された信号Ｂ２１を選択して、信号Ｂ２２として出力する。
【００３２】
フリップフロップ８ａは、信号Ｂ２１をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。フリップフロップ８ｂは、信号Ｂ２２をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。ＥＯＲ（Ｅｘ−ＯＲ）１２は、フリップフロップ８ａ及びフリップフロップ８ｂから出力された信号を入力し、論理演算した信号Ｃ２１をＩ／Ｏレジスタ７に出力する。
【００３３】
次に、デューティ測定回路の動作について図４乃至図７を参照して説明する、図４及び図５は第１のデューティ測定回路の動作を示すタイミングチャート、図６及び図７は第２のデューティ測定回路の動作を示すタイミングチャートである。ここで、図４及び図５は、ＭＵＸｂに接続する遅延回路としてインバータチェーン数が比較的少ないものを選択した場合のタイミングチャートであり、図５及び図７は、ＭＵＸｂに接続する遅延回路を比較的インバータチェーン数の多いものを選択した場合のタイミングチャートである。
【００３４】
図４に示すように、まず、セレクタの制御信号ＳＥＬＡ１１にもとづいて、例えば、遅延回路ＤＡ１を選択し、セレクタの制御信号ＳＥＬＢ１１にもとづいて、例えば、遅延回路ＤＢ１を選択しておく。
【００３５】
次に、リセット信号にもとづいてリセット付きフリップフロップ８のリセットの解除を行い、リセット付きフリップフロップ８はＰＬＬ信号（ＣＬＫ）をクロックとして入力し、信号Ａ１１を出力する。ここで、ＰＬＬ信号（ＣＬＫ）が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時に信号Ａ１１はデータを反転するので、信号Ａ１１はＰＬＬ信号（ＣＬＫ）よりも２倍の周期を有する。
【００３６】
続いて、信号Ａ１１は遅延回路ＤＡ１により遅延され、ＭＵＸ１０ａから遅延された信号Ｂ１１が出力され、信号Ｂ１１は遅延回路ＤＢ１により遅延され、ＭＵＸ１０ｂから遅延された信号Ｂ１２が出力される。ここで、信号Ｂ１２の遅延は比較的少ないので、ＰＬＬ信号（ＣＬＫ）に対する信号Ｂ１２の遅れはＰＬＬ信号（ＣＬＫ）の１周期内に収まっている。
【００３７】
そして、ＰＬＬ信号（ＣＬＫ）の反転信号が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ１１及び信号Ｂ１２の信号レベルはともに”Ｈｉｇｈ“或いは”Ｌｏｗ“になっている。信号Ｂ１１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ１２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００３８】
一方、信号Ｂ１１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ１２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００３９】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ１１の信号レベルは“Ｌｏｗ”レベルとなる。
【００４０】
次に、図５に示すように、セレクタの制御信号ＳＥＬＢ１１にもとづいて遅延時間の長い遅延回路、例えば、遅延回路ＤＢｎを選択した場合、信号Ｂ１２の遅延は比較的大きいので、ＰＬＬ信号（ＣＬＫ）に対する信号Ｂ１２の遅れはＰＬＬ信号（ＣＬＫ）の１周期内に収まらない。
【００４１】
ＰＬＬ信号（ＣＬＫ）の反転信号が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ１１の信号レベルが”Ｈｉｇｈ“であれば信号Ｂ１２の信号レベルが”Ｌｏｗ“となり、信号Ｂ１１の信号レベルが”Ｌｏｗ“であれば信号Ｂ１２の信号レベルが”Ｈｉｇｈ“となる。
【００４２】
信号Ｂ１１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ１２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００４３】
一方、信号Ｂ１１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ１２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００４４】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ１１の信号レベルは“Ｈｉｇｈ”レベルとなる。次に、セレクタの制御信号ＳＥＬＢ１１にもとづいて、信号Ｃ１１の信号レベルを“Ｈｉｇｈ”レベルにする最小の遅延時間を有する遅延回路を選択する。選択された遅延回路の遅延時間がＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）となるので、ＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）を算出することができる。この場合、選択された遅延回路の遅延時間に対して、ＭＵＸ１０ｂの遅延時間は十分短いのでこの遅延時間を考慮しなくてもよい。
【００４５】
図６に示すように、まず、セレクタの制御信号ＳＥＬＡ２１にもとづいて、例えば、遅延回路ＤＡ１を選択し、セレクタの制御信号ＳＥＬＢ２１にもとづいて、例えば、遅延回路ＤＢ１を選択しておく。
【００４６】
次に、リセット信号にもとづいてリセット付きフリップフロップ８のリセットの解除を行い、リセット付きフリップフロップ８はインバータ１１ｃによりＰＬＬ信号（ＣＬＫ）を反転した信号をクロックとして入力し、信号Ａ２１を出力する。ここで、ＰＬＬ信号（ＣＬＫ）を反転した信号が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時に信号Ａ２１はデータを反転するので、信号Ａ２１はＰＬＬ信号（ＣＬＫ）よりも２倍の周期を有する。
【００４７】
続いて、信号Ａ２１は遅延回路ＤＡ１により遅延され、ＭＵＸ１０ａから遅延された信号Ｂ２１が出力され、信号Ｂ２１は遅延回路ＤＢ１により遅延され、ＭＵＸ１０ｂから遅延された信号Ｂ２２が出力される。ここで、信号Ｂ２２の遅延は比較的少ないので、ＰＬＬ信号（ＣＬＫ）を反転した信号に対する信号Ｂ２２の遅れはＰＬＬ信号（ＣＬＫ）の１周期内に収まっている。
【００４８】
そして、ＰＬＬ信号（ＣＬＫ）が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ２１及び信号Ｂ２２の信号レベルはともに”Ｌｏｗ“或いは”Ｈｉｇｈ“になっている。信号Ｂ２１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ２２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００４９】
一方、信号Ｂ２１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ２２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００５０】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ１１の信号レベルは“Ｌｏｗ”レベルとなる。
【００５１】
次に、図７に示すように、セレクタの制御信号ＳＥＬＢ２１にもとづいて遅延時間の長い遅延回路、例えば、遅延回路ＤＢｎを選択した場合、信号Ｂ２２の遅延は比較的大きいので、ＰＬＬ信号（ＣＬＫ）を反転した信号に対する信号Ｂ２２の遅れはＰＬＬ信号（ＣＬＫ）を反転した信号の１周期内に収まらない。
【００５２】
ＰＬＬ信号（ＣＬＫ）が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ２１の信号レベルが”Ｌｏｗ“であれば信号Ｂ２２の信号レベルが”Ｈｉｇｈ“となり、信号Ｂ２１の信号レベルが”Ｈｉｇｈ“であれば信号Ｂ１１の信号レベルが”Ｌｏｗ“となる。
【００５３】
信号Ｂ２１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ２２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００５４】
一方、信号Ｂ２１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ２２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００５５】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ２１の信号レベルは“Ｈｉｇｈ”レベルとなる。次に、セレクタの制御信号ＳＥＬＢ２１にもとづいて、信号Ｃ２１の信号レベルを“Ｈｉｇｈ”レベルにする最小の遅延時間を有する遅延回路を選択する。選択された遅延回路の遅延時間がＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）となるので、ＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）を算出することができる。この場合、選択された遅延回路の遅延時間に対して、ＭＵＸ１０ｂの遅延時間は十分短いのでこの遅延時間を考慮しなくてもよい。
【００５６】
ＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間のデューティ（ＤＨ）及び“Ｌｏｗ”レベル期間のデューティ（ＤＬ）は、それぞれ、
ＤＨ＝｛ＴＨ／（ＴＨ＋ＴＬ）｝×１００（％）・・・・・・・・式（１）
ＤＬ＝｛ＴＬ／（ＴＨ＋ＴＬ）｝×１００（％）・・・・・・・・式（２）
と表すことがでる。
【００５７】
そして、第１のデューティ測定回路４で測定されたＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）の値及び第２のデューティ測定回路５で測定されたＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）の値を、式（１）及び式（２）に代入することにより、デューティ（ＤＨ）及びデューティ（ＤＬ）をそれぞれ高精度に算出でき、ＰＬＬ信号（ＣＬＫ）のデューティ比はＤＨ、ＤＬで表すことができる。
【００５８】
ここで、遅延回路を構成するインバータの遅延時間をＴｄ、ＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）の測定で最終的に選択された遅延回路のインバータの数をＮｈ、ＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）の測定で最終的に選択された遅延回路のインバータの数をＮｌ、ＭＵＸ１０ａの遅延時間をＤｍｕｘａ、ＭＵＸ１０ｂの遅延時間をＤｍｕｘｂとすると、ＰＬＬ信号（ＣＬＫ）のデューティ測定精度を求めるときの最小分解能（Ｄｓ）は、
Ds=Td／[２×{（Dmuxa＋Dmuxb）＋Td×(Nh＋Nl)}]・・・・・・・・式（３）
と表され、｛Ｔｄ×（Ｎｈ＋Ｎｌ）｝>>（Ｄｍｕｘａ＋Ｄｍｕｘｂ）であるから、
Ds≒Td／[２×{Td×(Nh＋Nl)}]＝1／２(Nh＋Nl)・・・・・・・・・・式（４）
と表すことができ、例えば、遅延回路を構成するインバータの遅延時間（Ｔｄ）が１０ｐｓで、ＳｏＣとしての半導体装置２０のＰＬＬ信号（ＣＬＫ）が１ＧＨｚの場合、最小分解能（Ｄｓ）は０．５％となる。
【００５９】
上述したように、本実施例のデューティ測定回路及びデューティ測定方法では、基準クロック信号（ＣＬＫ）としてのＰＬＬ信号を発生するＰＬＬ部３に隣接する第１の回路ブロック１には、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間を測定する第１のデューティ測定回路４ａ及び“Ｌｏｗ”レベル期間を測定する第２のデューティ測定回路５ａが設けられ、ＰＬＬ部３と離間する第２の回路ブロック２には、第２の回路ブロック２に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間を測定する第１のデューティ測定回路４ｂ及び“Ｌｏｗ”レベル期間を測定する第２のデューティ測定回路５ｂが設けられている。そして、第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂ、第２のデューティ測定回路５ａ、及び第２のデューティ測定回路５ｂには、ｎ個の遅延回路が設けられ、セレクタの制御信号にもとづいて最小の遅延時間を有する遅延回路を選択し、これをＰＬＬ信号の“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間として算出している。
【００６０】
このため、従来のように内部クロック信号（ＣＬＫ）よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いることなく、半導体装置２０内の信号だけを用いて基準クロック信号であるＰＬＬ信号（ＣＬＫ）のデューティ測定を高精度に行うことができる。また、従来よりも回路構成が比較的簡略であり、デューティ測定を簡略にでき、高価な測定装置を用いる必要がない。更に、半導体装置２０内に設けられた複数の回路ブロックにそれぞれ供給される基準クロック信号であるＰＬＬ信号（ＣＬＫ）のデューティ測定を同時に測定できる。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
例えば、本実施例では、遅延回路にインバータチェーンを用いているが、抵抗やＲＣ遅延回路などを用いてもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例１に係る半導体装置を示すブロック図。
【図２】本発明の実施例１に係る第１のデューティ測定回路を示すブロック図。
【図３】本発明の実施例１に係る第２のデューティ測定回路を示すブロック図。
【図４】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【図５】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【図６】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【図７】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【符号の説明】
【００６４】
１ 第１の回路ブロック
２ 第２の回路ブロック
３ ＰＬＬ部
４ａ、４ｂ 第１のデューティ測定回路
５ａ、５ｂ 第２のデューティ測定回路
６ セレクタ
７ Ｉ／Ｏレジスタ
８ リセット機能付きフリップフロップ
８ａ、８ｂ フリップフロップ
１０ａ、１０ｂ ＭＵＸ
１１ａ、１１ｂ、１１ｃ インバータ
１２ ＸＯＲ（Ｅｘ−ＯＲ）
２０ 半導体装置
ＤＡ１、ＤＡ２、ＤＡｎ、ＤＢ１、ＤＢ２、ＤＢｎ 遅延回路
ＳＥＬＡ１１、ＳＥＬＢ１１、ＳＥＬＡ２１、ＳＥＬＢ２１ セレクタの制御信号
【技術分野】
【０００１】
本発明は、クロック信号のデューティを測定するデューティ測定回路及びデューティ測定方法に関する。
【背景技術】
【０００２】
デジタルＬＳＩやＳｏＣ（System On ａ Chip）などの半導体装置では、種々のクロック供給回路が用いられ、ＰＬＬ（Phase Locked Loop）回路（周波数逓倍回路とも呼称される）が多用されている。近年、半導体素子の微細化、高集積化の進展に伴い、クロック供給回路から出力されるクロック信号の高周波化が進行し、製造上のばらつきによる回路閾値の変化などにより、クロック信号の周波数及びデューティ変動が発生する可能性がある。このため、クロック信号の周波数及びデューティの高精度な測定が重要となっている。デューティ測定としては、クロック信号よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いて、デューティの高精度な測定が行われている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているクロック信号のデューティ測定では、半導体装置の内部で発生した信号だけではデューティを測定できないという問題点がある。また、最先端のデジタルＬＳＩやＳｏＣの場合、クロック信号が高周波数化されているので、より高速な外部サンプリングクロック信号が必要となるという問題点がある。そして、高精度なデューティ測定を行うためには回路構成が複雑になり、これらの回路を半導体装置内に設けた場合、半導体装置のコストが上昇し、一方、これらの回路を半導体装置外に設けた場合、評価コストが上昇するという問題点がある。更に、デジタルＬＳＩやＳｏＣ内に設けられている複数の回路ブロックにそれぞれ供給されるクロック信号のデューティを高精度に測定できないという問題点がある。
【特許文献１】特開２００１−１２４８１３号公報（頁１３、図１、及び頁１４、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、外部信号を用いずにクロック信号のデューティを正確に測定できるデューティ測定回路及びデューティ測定方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様のデューティ測定回路は、発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様のデューティ測定方法は、ＰＬＬ部から出力され、発振器で発生された信号を逓倍したクロック信号が入力される回路ブロックに隣接して設けられ、複数の遅延手段及び第１のＭＵＸを有し、前記クロック信号が入力される第１の測定手段を用い、前記第１のＭＵＸに入力されたセレクタの制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する工程と、前記回路ブロックに隣接して設けられ、前記クロック信号を入力し、複数の遅延手段及び前記第１のＭＵＸと同一回路構成の第２のＭＵＸを有する第２の測定手段を用い、前記第２のＭＵＸに入力された前記セレクタの前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する工程と、前記“Ｈｉｇｈ”レベル期間及び前記“Ｌｏｗ”レベル期間の値から前記クロック信号の前記“Ｈｉｇｈ”レベル期間のデューティ、前記“Ｌｏｗ”レベル期間のデューティ、及びデューティ比を算出する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、外部信号を用いずにクロック信号のデューティを正確に測定できるデューティ測定回路及びデューティ測定方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るデューティ測定回路及びデューティ測定方法について、図面を参照して説明する。図１は半導体装置の構成を示すブロック図である。本実施例では、ＳｏＣとしての半導体装置の内部２ケ所にデューティ測定回路を設けている。
【００１０】
図１に示すように、半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂ、第２のデューティ測定回路５ａ、第２のデューティ測定回路５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。
【００１１】
第１の回路ブロック１は、半導体装置２０の左下端にＰＬＬ部３と隣接して設けられ、ＰＬＬ部３から出力されるＰＬＬ信号を基準クロック信号（ＣＬＫ）として用いて演算処理等を行う。第２の回路ブロック２は、半導体装置２０の右上端にＰＬＬ部３と離間して設けられ、ＰＬＬ部３から出力されるＰＬＬ信号を基準クロック信号（ＣＬＫ）として用いて演算処理等を行う。
【００１２】
ＰＬＬ部３は、半導体装置２０の下端に設けられ、ＣＲ発振器及びＰＬＬ回路を有し、ＣＲ発振器で発生された信号をＰＬＬ回路で逓倍し、基準クロック信号（ＣＬＫ）としてのＰＬＬ信号を出力する。
【００１３】
第１のデューティ測定回路４ａは、第１の回路ブロック１に隣接して設けられ、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間の測定を行う第１の測定手段として機能する。第１のデューティ測定回路４ｂは、第１のデューティ測定回路４ａと同一回路構成を有し、第２の回路ブロック２に隣接して設けられ、第２の回路ブロック２に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間の測定を行う第１の測定手段として機能する。
【００１４】
第２のデューティ測定回路５ａは、第１のデューティ測定回路４ａ及び第１のデューティ測定回路４ｂとは回路構成が異なり、第１の回路ブロック１に隣接して設けられ、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間の測定を行う第２の測定手段として機能する。第２のデューティ測定回路５ｂは、第２のデューティ測定回路５ａと同一回路構成を有し、第２の回路ブロック２に隣接して設けられ、第２の回路ブロック２に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間の測定を行う第２の測定手段として機能する。
【００１５】
セレクタ６は、ＰＬＬ信号のデューティを測定するために必要な制御信号を生成し、その信号を第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂ、及び第２のデューティ測定回路５ａ、第２のデューティ測定回路５ｂに出力する。Ｉ／Ｏレジスタ７は、第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂから出力された信号情報、及び第２のデューティ測定回路５ａ、第２のデューティ測定回路５ｂから出力された信号情報を記憶し、あわせてその信号を半導体装置２０の外部に出力する。
【００１６】
次に、デューティ測定回路の構成について図２及び図３を参照して説明する、図２は第１のデューティ測定回路を示すブロック図、図３は第２のデューティ測定回路を示すブロック図である。
【００１７】
図２に示すように、第１のデューティ測定回路４ａ及び第１のデューティ測定回路４ｂは、リセット機能付きフリップフロップ８、フリップフロップ８ａ、フリップフロップ８ｂ、ＭＵＸ（Multiplexer）１０ａ、ＭＵＸ１０ｂ、インバータ１１ａ、インバータ１１ｂ、ＸＯＲ（Ｅｘ−ＯＲ）１２、遅延回路ＤＡ１、遅延回路ＤＡ２、遅延回路ＤＡｎ、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎから構成されている。
【００１８】
リセット機能付きフリップフロップ８は、ＰＬＬ信号（ＣＬＫ）をクロックとして入力し、出力された信号はインバータ１１ａで反転され、反転された信号が再度データとして入力される。そして、リセット機能付きフリップフロップ８は、リセット信号を入力して、リセット信号の信号レベルに応じて、デューティ測定時には信号Ａ１１を出力し、半導体装置２０の通常動作時には動作を停止する。
【００１９】
遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎは、リセット機能付きフリップフロップ８とＭＵＸ１０ａの間に並列してｎ個設けられ、リセット機能付きフリップフロップ８から出力された信号Ａ１１を遅延させる役目をする。そして、遅延回路ＤＡ２は遅延回路ＤＡ１よりも信号Ａ１１を遅延させ、遅延回路ＤＡｎは信号Ａ１１を最大遅延させる。
【００２０】
ここで、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎには、例えば、第１の回路ブロック１及び第２の回路ブロック２などに配置されるインバータを最小遅延単位とするインバータチェーンを用いるのが好ましい。そして、インバータチェーンを構成するインバータの数はそれぞれ偶数個に設定するのが好ましい。
【００２１】
ＭＵＸ１０ａは、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎと遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎの間に設けられ、セレクタ６から出力されたセレクタの制御信号ＳＥＬＡ１１を入力し、この制御信号にもとづいて遅延回路ＤＡ１、遅延回路ＤＡ２、或いは遅延回路ＤＡｎにより遅延された信号Ａ１１を選択して、信号Ｂ１１として出力する。
【００２２】
遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎは、ＭＵＸ１０ａとＭＵＸ１０ｂの間に並列してｎ個設けられ、ＭＵＸ１０ａから出力された信号Ｂ１１を遅延させる役目をする。そして、遅延回路ＤＢ２は遅延回路ＤＢ１よりも信号Ｂ１１を遅延させ、遅延回路ＤＢｎは信号Ｂ１１を最大遅延させる。
【００２３】
ここで、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎには、例えば、第１の回路ブロック１及び第２の回路ブロック２などに配置されるインバータを最小遅延単位とするインバータチェーンを用いるのが好ましい。そして、インバータチェーンを構成するインバータの数はそれぞれ偶数個に設定するのが好ましい。
【００２４】
また、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎと、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎの遅延時間は、ＰＬＬ信号（ＣＬＫ）の１周期の時間よりも短いのが好ましい。更に、遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎと、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎの遅延時間の算出方法は、例えば、デバイスデータから回路シミュレータであるＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて算出する、或いはＴＥＧ（Test Element Group）評価から得られるデータなどを用いてもよい。
【００２５】
ＭＵＸ１０ｂは、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎとフリップフロップ８ｂの間に設けられ、セレクタ６から出力されたセレクタの制御信号ＳＥＬＢ１１を入力し、この制御信号にもとづいて遅延回路ＤＢ１、遅延回路ＤＢ２、或いは遅延回路ＤＢｎにより遅延された信号Ｂ１１を選択して、信号Ｂ１２として出力する。
【００２６】
フリップフロップ８ａは、ＭＵＸ１０ａとＥＯＲ（Ｅｘ−ＯＲ）１２の間に設けられ、信号Ｂ１１をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をインバータ１１ｂにより反転した信号をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。フリップフロップ８ｂは、ＭＵＸ１０ｂとＥＯＲ（Ｅｘ−ＯＲ）１２の間に設けられ、信号Ｂ１２をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をインバータ１１ｂにより反転した信号をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。
【００２７】
ＥＯＲ（Ｅｘ−ＯＲ）１２は、フリップフロップ８ａ及びフリップフロップ８ｂから出力された信号を入力し、論理演算した信号Ｃ１１をＩ／Ｏレジスタ７に出力する。ここで、ＥＯＲ（Ｅｘ−ＯＲ）１２は、フリップフロップ８ａの出力信号レベルとフリップフロップ８ａの出力信号レベルとが異なる場合、“Ｈｉｇｈ”レベルの信号を出力し、フリップフロップ８ａの出力信号レベルとフリップフロップ８ａの出力信号レベルとが同一の場合、“Ｌｏｗ”レベルの信号を出力する。
【００２８】
図３に示すように、第２のデューティ測定回路５ａ及び第２のデューティ測定回路５ｂは、リセット機能付きフリップフロップ８、フリップフロップ８ａ、フリップフロップ８ｂ、ＭＵＸ１０ａ、ＭＵＸ１０ｂ、インバータ１１ａ、インバータ１１ｃ、ＸＯＲ（Ｅｘ−ＯＲ）１２、遅延回路ＤＡ１、遅延回路ＤＡ２、遅延回路ＤＡｎ、遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎから構成されている。ここで、第２のデューティ測定回路５は、第１のデューティ測定回路４内のインバータ１１ｂを省き、フリップフロップ８に入力されるＰＬＬ信号（ＣＬＫ）を反転するために新たにインバータ１１ｃを設けたものであり、第１のデューティ測定回路４と同一部分の説明は省略する。
【００２９】
リセット機能付きフリップフロップ８は、ＰＬＬ信号（ＣＬＫ）をインバータ１１ｃにより反転した信号をクロックとして入力し、出力された信号はインバータ１１ａで反転され、反転された信号が再度データとして入力される。そして、リセット機能付きフリップフロップ８は、リセット信号を入力して、リセット信号の信号レベルに応じて、デューティ測定時には信号Ａ２１を出力し、半導体装置２０の通常動作時には動作を停止する。
【００３０】
遅延回路ＤＡ１、遅延回路ＤＡ２、及び遅延回路ＤＡｎは、リセット機能付きフリップフロップ８とＭＵＸ１０ａの間に並列してｎ個設けられ、リセット機能付きフリップフロップ８から出力された信号Ａ２１を遅延させる役目をする。ＭＵＸ１０ａは、セレクタ６から出力されたセレクタの制御信号ＳＥＬＡ２１を入力し、この制御信号にもとづいて遅延回路ＤＡ１、遅延回路ＤＡ２、或いは遅延回路ＤＡｎにより遅延された信号Ａ２１を選択して、信号Ｂ２１として出力する。
【００３１】
遅延回路ＤＢ１、遅延回路ＤＢ２、及び遅延回路ＤＢｎは、ＭＵＸ１０ａから出力された信号Ｂ２１を遅延させる役目をする。ＭＵＸ１０ｂは、セレクタ６から出力されたセレクタの制御信号ＳＥＬＢ２１を入力し、この制御信号にもとづいて遅延回路ＤＢ１、遅延回路ＤＢ２、或いは遅延回路ＤＢｎにより遅延された信号Ｂ２１を選択して、信号Ｂ２２として出力する。
【００３２】
フリップフロップ８ａは、信号Ｂ２１をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。フリップフロップ８ｂは、信号Ｂ２２をデータとして入力し、ＰＬＬ信号（ＣＬＫ）をクロックとして入力し、出力信号をＥＯＲ（Ｅｘ−ＯＲ）１２に出力する。ＥＯＲ（Ｅｘ−ＯＲ）１２は、フリップフロップ８ａ及びフリップフロップ８ｂから出力された信号を入力し、論理演算した信号Ｃ２１をＩ／Ｏレジスタ７に出力する。
【００３３】
次に、デューティ測定回路の動作について図４乃至図７を参照して説明する、図４及び図５は第１のデューティ測定回路の動作を示すタイミングチャート、図６及び図７は第２のデューティ測定回路の動作を示すタイミングチャートである。ここで、図４及び図５は、ＭＵＸｂに接続する遅延回路としてインバータチェーン数が比較的少ないものを選択した場合のタイミングチャートであり、図５及び図７は、ＭＵＸｂに接続する遅延回路を比較的インバータチェーン数の多いものを選択した場合のタイミングチャートである。
【００３４】
図４に示すように、まず、セレクタの制御信号ＳＥＬＡ１１にもとづいて、例えば、遅延回路ＤＡ１を選択し、セレクタの制御信号ＳＥＬＢ１１にもとづいて、例えば、遅延回路ＤＢ１を選択しておく。
【００３５】
次に、リセット信号にもとづいてリセット付きフリップフロップ８のリセットの解除を行い、リセット付きフリップフロップ８はＰＬＬ信号（ＣＬＫ）をクロックとして入力し、信号Ａ１１を出力する。ここで、ＰＬＬ信号（ＣＬＫ）が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時に信号Ａ１１はデータを反転するので、信号Ａ１１はＰＬＬ信号（ＣＬＫ）よりも２倍の周期を有する。
【００３６】
続いて、信号Ａ１１は遅延回路ＤＡ１により遅延され、ＭＵＸ１０ａから遅延された信号Ｂ１１が出力され、信号Ｂ１１は遅延回路ＤＢ１により遅延され、ＭＵＸ１０ｂから遅延された信号Ｂ１２が出力される。ここで、信号Ｂ１２の遅延は比較的少ないので、ＰＬＬ信号（ＣＬＫ）に対する信号Ｂ１２の遅れはＰＬＬ信号（ＣＬＫ）の１周期内に収まっている。
【００３７】
そして、ＰＬＬ信号（ＣＬＫ）の反転信号が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ１１及び信号Ｂ１２の信号レベルはともに”Ｈｉｇｈ“或いは”Ｌｏｗ“になっている。信号Ｂ１１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ１２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００３８】
一方、信号Ｂ１１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ１２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００３９】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ１１の信号レベルは“Ｌｏｗ”レベルとなる。
【００４０】
次に、図５に示すように、セレクタの制御信号ＳＥＬＢ１１にもとづいて遅延時間の長い遅延回路、例えば、遅延回路ＤＢｎを選択した場合、信号Ｂ１２の遅延は比較的大きいので、ＰＬＬ信号（ＣＬＫ）に対する信号Ｂ１２の遅れはＰＬＬ信号（ＣＬＫ）の１周期内に収まらない。
【００４１】
ＰＬＬ信号（ＣＬＫ）の反転信号が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ１１の信号レベルが”Ｈｉｇｈ“であれば信号Ｂ１２の信号レベルが”Ｌｏｗ“となり、信号Ｂ１１の信号レベルが”Ｌｏｗ“であれば信号Ｂ１２の信号レベルが”Ｈｉｇｈ“となる。
【００４２】
信号Ｂ１１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ１２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００４３】
一方、信号Ｂ１１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ１２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）の反転信号が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００４４】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ１１の信号レベルは“Ｈｉｇｈ”レベルとなる。次に、セレクタの制御信号ＳＥＬＢ１１にもとづいて、信号Ｃ１１の信号レベルを“Ｈｉｇｈ”レベルにする最小の遅延時間を有する遅延回路を選択する。選択された遅延回路の遅延時間がＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）となるので、ＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）を算出することができる。この場合、選択された遅延回路の遅延時間に対して、ＭＵＸ１０ｂの遅延時間は十分短いのでこの遅延時間を考慮しなくてもよい。
【００４５】
図６に示すように、まず、セレクタの制御信号ＳＥＬＡ２１にもとづいて、例えば、遅延回路ＤＡ１を選択し、セレクタの制御信号ＳＥＬＢ２１にもとづいて、例えば、遅延回路ＤＢ１を選択しておく。
【００４６】
次に、リセット信号にもとづいてリセット付きフリップフロップ８のリセットの解除を行い、リセット付きフリップフロップ８はインバータ１１ｃによりＰＬＬ信号（ＣＬＫ）を反転した信号をクロックとして入力し、信号Ａ２１を出力する。ここで、ＰＬＬ信号（ＣＬＫ）を反転した信号が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時に信号Ａ２１はデータを反転するので、信号Ａ２１はＰＬＬ信号（ＣＬＫ）よりも２倍の周期を有する。
【００４７】
続いて、信号Ａ２１は遅延回路ＤＡ１により遅延され、ＭＵＸ１０ａから遅延された信号Ｂ２１が出力され、信号Ｂ２１は遅延回路ＤＢ１により遅延され、ＭＵＸ１０ｂから遅延された信号Ｂ２２が出力される。ここで、信号Ｂ２２の遅延は比較的少ないので、ＰＬＬ信号（ＣＬＫ）を反転した信号に対する信号Ｂ２２の遅れはＰＬＬ信号（ＣＬＫ）の１周期内に収まっている。
【００４８】
そして、ＰＬＬ信号（ＣＬＫ）が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ２１及び信号Ｂ２２の信号レベルはともに”Ｌｏｗ“或いは”Ｈｉｇｈ“になっている。信号Ｂ２１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ２２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００４９】
一方、信号Ｂ２１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ２２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００５０】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ１１の信号レベルは“Ｌｏｗ”レベルとなる。
【００５１】
次に、図７に示すように、セレクタの制御信号ＳＥＬＢ２１にもとづいて遅延時間の長い遅延回路、例えば、遅延回路ＤＢｎを選択した場合、信号Ｂ２２の遅延は比較的大きいので、ＰＬＬ信号（ＣＬＫ）を反転した信号に対する信号Ｂ２２の遅れはＰＬＬ信号（ＣＬＫ）を反転した信号の１周期内に収まらない。
【００５２】
ＰＬＬ信号（ＣＬＫ）が“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がる時、信号Ｂ２１の信号レベルが”Ｌｏｗ“であれば信号Ｂ２２の信号レベルが”Ｈｉｇｈ“となり、信号Ｂ２１の信号レベルが”Ｈｉｇｈ“であれば信号Ｂ１１の信号レベルが”Ｌｏｗ“となる。
【００５３】
信号Ｂ２１が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｌｏｗ“レベルとなり、信号Ｂ２２が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｈｉｇｈ“レベルとなる。
【００５４】
一方、信号Ｂ２１が”Ｈｉｇｈ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ａから出力される信号は”Ｈｉｇｈ“レベルとなり、信号Ｂ２２が”Ｌｏｗ“レベルの時、“Ｌｏｗ”から“Ｈｉｇｈ“に立ち上がるＰＬＬ信号（ＣＬＫ）が入力され、フリップフロップ８ｂから出力される信号は”Ｌｏｗ“レベルとなる。
【００５５】
このため、ＸＯＲ（Ｅｘ−ＯＲ）１２から出力される信号Ｃ２１の信号レベルは“Ｈｉｇｈ”レベルとなる。次に、セレクタの制御信号ＳＥＬＢ２１にもとづいて、信号Ｃ２１の信号レベルを“Ｈｉｇｈ”レベルにする最小の遅延時間を有する遅延回路を選択する。選択された遅延回路の遅延時間がＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）となるので、ＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）を算出することができる。この場合、選択された遅延回路の遅延時間に対して、ＭＵＸ１０ｂの遅延時間は十分短いのでこの遅延時間を考慮しなくてもよい。
【００５６】
ＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間のデューティ（ＤＨ）及び“Ｌｏｗ”レベル期間のデューティ（ＤＬ）は、それぞれ、
ＤＨ＝｛ＴＨ／（ＴＨ＋ＴＬ）｝×１００（％）・・・・・・・・式（１）
ＤＬ＝｛ＴＬ／（ＴＨ＋ＴＬ）｝×１００（％）・・・・・・・・式（２）
と表すことがでる。
【００５７】
そして、第１のデューティ測定回路４で測定されたＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）の値及び第２のデューティ測定回路５で測定されたＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）の値を、式（１）及び式（２）に代入することにより、デューティ（ＤＨ）及びデューティ（ＤＬ）をそれぞれ高精度に算出でき、ＰＬＬ信号（ＣＬＫ）のデューティ比はＤＨ、ＤＬで表すことができる。
【００５８】
ここで、遅延回路を構成するインバータの遅延時間をＴｄ、ＰＬＬ信号（ＣＬＫ）の“Ｈｉｇｈ”レベル期間（ＴＨ）の測定で最終的に選択された遅延回路のインバータの数をＮｈ、ＰＬＬ信号（ＣＬＫ）の“Ｌｏｗ”レベル期間（ＴＬ）の測定で最終的に選択された遅延回路のインバータの数をＮｌ、ＭＵＸ１０ａの遅延時間をＤｍｕｘａ、ＭＵＸ１０ｂの遅延時間をＤｍｕｘｂとすると、ＰＬＬ信号（ＣＬＫ）のデューティ測定精度を求めるときの最小分解能（Ｄｓ）は、
Ds=Td／[２×{（Dmuxa＋Dmuxb）＋Td×(Nh＋Nl)}]・・・・・・・・式（３）
と表され、｛Ｔｄ×（Ｎｈ＋Ｎｌ）｝>>（Ｄｍｕｘａ＋Ｄｍｕｘｂ）であるから、
Ds≒Td／[２×{Td×(Nh＋Nl)}]＝1／２(Nh＋Nl)・・・・・・・・・・式（４）
と表すことができ、例えば、遅延回路を構成するインバータの遅延時間（Ｔｄ）が１０ｐｓで、ＳｏＣとしての半導体装置２０のＰＬＬ信号（ＣＬＫ）が１ＧＨｚの場合、最小分解能（Ｄｓ）は０．５％となる。
【００５９】
上述したように、本実施例のデューティ測定回路及びデューティ測定方法では、基準クロック信号（ＣＬＫ）としてのＰＬＬ信号を発生するＰＬＬ部３に隣接する第１の回路ブロック１には、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間を測定する第１のデューティ測定回路４ａ及び“Ｌｏｗ”レベル期間を測定する第２のデューティ測定回路５ａが設けられ、ＰＬＬ部３と離間する第２の回路ブロック２には、第２の回路ブロック２に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間を測定する第１のデューティ測定回路４ｂ及び“Ｌｏｗ”レベル期間を測定する第２のデューティ測定回路５ｂが設けられている。そして、第１のデューティ測定回路４ａ、第１のデューティ測定回路４ｂ、第２のデューティ測定回路５ａ、及び第２のデューティ測定回路５ｂには、ｎ個の遅延回路が設けられ、セレクタの制御信号にもとづいて最小の遅延時間を有する遅延回路を選択し、これをＰＬＬ信号の“Ｈｉｇｈ”レベル期間或いは“Ｌｏｗ”レベル期間として算出している。
【００６０】
このため、従来のように内部クロック信号（ＣＬＫ）よりも数倍以上大きな周波数を有する外部サンプリングクロック信号を用いることなく、半導体装置２０内の信号だけを用いて基準クロック信号であるＰＬＬ信号（ＣＬＫ）のデューティ測定を高精度に行うことができる。また、従来よりも回路構成が比較的簡略であり、デューティ測定を簡略にでき、高価な測定装置を用いる必要がない。更に、半導体装置２０内に設けられた複数の回路ブロックにそれぞれ供給される基準クロック信号であるＰＬＬ信号（ＣＬＫ）のデューティ測定を同時に測定できる。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
例えば、本実施例では、遅延回路にインバータチェーンを用いているが、抵抗やＲＣ遅延回路などを用いてもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例１に係る半導体装置を示すブロック図。
【図２】本発明の実施例１に係る第１のデューティ測定回路を示すブロック図。
【図３】本発明の実施例１に係る第２のデューティ測定回路を示すブロック図。
【図４】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【図５】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【図６】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【図７】本発明の実施例１に係る第１のデューティ測定回路の動作を示すタイミングチャート。
【符号の説明】
【００６４】
１ 第１の回路ブロック
２ 第２の回路ブロック
３ ＰＬＬ部
４ａ、４ｂ 第１のデューティ測定回路
５ａ、５ｂ 第２のデューティ測定回路
６ セレクタ
７ Ｉ／Ｏレジスタ
８ リセット機能付きフリップフロップ
８ａ、８ｂ フリップフロップ
１０ａ、１０ｂ ＭＵＸ
１１ａ、１１ｂ、１１ｃ インバータ
１２ ＸＯＲ（Ｅｘ−ＯＲ）
２０ 半導体装置
ＤＡ１、ＤＡ２、ＤＡｎ、ＤＢ１、ＤＢ２、ＤＢｎ 遅延回路
ＳＥＬＡ１１、ＳＥＬＢ１１、ＳＥＬＡ２１、ＳＥＬＢ２１ セレクタの制御信号
【特許請求の範囲】
【請求項１】
発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と、
具備することを特徴とするデューティ測定回路。
【請求項２】
発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、
制御信号を生成するセレクタと、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、複数の遅延手段を有し、前記セレクタから出力された前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記複数の遅延手段を有し、前記セレクタから出力された前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と、
具備することを特徴とするデューティ測定回路。
【請求項３】
発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、
制御信号を生成するセレクタと、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、複数の遅延手段及び第１のＭＵＸを有し、前記セレクタから出力され、前記第１のＭＵＸに入力された前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記複数の遅延手段及び前記第１のＭＵＸと同一回路構成の第２のＭＵＸを有し、前記セレクタから出力され、前記第２のＭＵＸに入力された前記制御信号にもとづいて、前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と、
具備することを特徴とするデューティ測定回路。
【請求項４】
前記遅延手段は、インバータチェーンから構成される遅延回路であることを特徴とする請求項２又は３に記載のデューティ測定回路。
【請求項５】
ＰＬＬ部から出力され、発振器で発生された信号を逓倍したクロック信号が入力される回路ブロックに隣接して設けられ、複数の遅延手段及び第１のＭＵＸを有し、前記クロック信号が入力される第１の測定手段を用い、前記第１のＭＵＸに入力されたセレクタの制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する工程と、
前記回路ブロックに隣接して設けられ、前記クロック信号を入力し、複数の遅延手段及び前記第１のＭＵＸと同一回路構成の第２のＭＵＸを有する第２の測定手段を用い、前記第２のＭＵＸに入力された前記セレクタの前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する工程と、
前記“Ｈｉｇｈ”レベル期間及び前記“Ｌｏｗ”レベル期間の値から前記クロック信号の前記“Ｈｉｇｈ”レベル期間のデューティ、前記“Ｌｏｗ”レベル期間のデューティ、及びデューティ比を算出する工程と、
を具備することを特徴とするデューティ測定方法。
【請求項１】
発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と、
具備することを特徴とするデューティ測定回路。
【請求項２】
発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、
制御信号を生成するセレクタと、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、複数の遅延手段を有し、前記セレクタから出力された前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記複数の遅延手段を有し、前記セレクタから出力された前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と、
具備することを特徴とするデューティ測定回路。
【請求項３】
発振器で発生された信号を逓倍してクロック信号を生成し、前記クロック信号を回路ブロックに出力するＰＬＬ部と、
制御信号を生成するセレクタと、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を入力し、複数の遅延手段及び第１のＭＵＸを有し、前記セレクタから出力され、前記第１のＭＵＸに入力された前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する第１の測定手段と、
前記回路ブロックに隣接して設けられ、前記ＰＬＬ部から出力された前記クロック信号を反転し、反転した前記クロック信号を入力し、前記複数の遅延手段及び前記第１のＭＵＸと同一回路構成の第２のＭＵＸを有し、前記セレクタから出力され、前記第２のＭＵＸに入力された前記制御信号にもとづいて、前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する第２の測定手段と、
具備することを特徴とするデューティ測定回路。
【請求項４】
前記遅延手段は、インバータチェーンから構成される遅延回路であることを特徴とする請求項２又は３に記載のデューティ測定回路。
【請求項５】
ＰＬＬ部から出力され、発振器で発生された信号を逓倍したクロック信号が入力される回路ブロックに隣接して設けられ、複数の遅延手段及び第１のＭＵＸを有し、前記クロック信号が入力される第１の測定手段を用い、前記第１のＭＵＸに入力されたセレクタの制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｈｉｇｈ”レベル期間を測定する工程と、
前記回路ブロックに隣接して設けられ、前記クロック信号を入力し、複数の遅延手段及び前記第１のＭＵＸと同一回路構成の第２のＭＵＸを有する第２の測定手段を用い、前記第２のＭＵＸに入力された前記セレクタの前記制御信号にもとづいて前記複数の遅延手段の中から一つの遅延手段を選択して、前記クロック信号の“Ｌｏｗ”レベル期間を測定する工程と、
前記“Ｈｉｇｈ”レベル期間及び前記“Ｌｏｗ”レベル期間の値から前記クロック信号の前記“Ｈｉｇｈ”レベル期間のデューティ、前記“Ｌｏｗ”レベル期間のデューティ、及びデューティ比を算出する工程と、
を具備することを特徴とするデューティ測定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−２０１０２１（Ｐ２００６−２０１０２１Ａ）
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願番号】特願２００５−１２６５５（Ｐ２００５−１２６５５）
【出願日】平成１７年１月２０日（２００５．１．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願日】平成１７年１月２０日（２００５．１．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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