【課題】処理性能の劣化を抑制しながら、命令メモリの容量を小さくすることができる。
【解決手段】本発明の半導体装置１は、複数の演算装置１０Ａ〜１０Ｅと、所定の状態遷移に応じて複数の演算装置を制御するコントローラ１１と、演算処理対象のデータを記憶する第１の記憶部１２と、複数の演算装置で行われる演算処理を指定する回路情報を記憶する第２の記憶部と、第１の記憶部１２へのデータアクセス情報と第２の記憶部へのポインタとを、コントローラ１１が取り得る状態と関連付けて記憶する第３の記憶部とを備え、コントローラ１１は、状態に応じて第３の記憶部に記憶された読み出しアドレスとポインタとを読み出し、読み出したポインタによって指定される第２の記憶部の領域に記憶された回路情報を複数の演算装置１０Ａ〜１０Ｅへ送信することを特徴とする。 （もっと読む）

【課題】ソフトウェアＩＰを用いて最適な性能を得ることができるプログラマブル論理回路装置を提供する。
【解決手段】第１のクロック信号を入力するフリップフロップ回路１６が接続された第１の経路と、ルックアップテーブル１２と第２のクロック信号を入力するフリップフロップ回路１４とが接続された第２の経路と、を備える複数の演算器エレメント１０を本プログラマブル論理回路装置は備える。演算器エレメント１０ごとに第１の経路と第２の経路とを設定する。アプリケーションとして実装されている二つの演算器エレメント１０を両端に、バッファとしての役割を持つ複数個の演算器エレメント１０を中間にして、演算器エレメント１０を結線する。 （もっと読む）

【課題】メモリの容量を低減させて、より簡易な制御を行うことができるプログラマブルデバイス制御装置およびその方法を提供することを目的とする。
【解決手段】Ｂ面領域に記憶されたコンフィギュレーションデータの読み出しによるコンフィギュレーション動作が失敗と判断された場合に、Ａ面領域に記憶されたコンフィギュレーションデータを読み出してＦＰＧＡに書き込むことで、外部装置との通信の機能を少なくとも含んだＦＰＧＡの動作を制御する。Ｂ面領域には、ＦＰＧＡの所定動作のうちで全ての機能を含んだコンフィギュレーションデータを記憶するとともに、Ａ面領域には、Ｂ面領域に記憶されたコンフィギュレーションデータに含まれる機能よりも少なく含み、かつ外部装置との通信機能を少なくとも含んだコンフィギュレーションデータを記憶しているので、メモリの容量を低減させて、より簡易な制御を行うことができる。 （もっと読む）

【課題】初期動作時に最初データの論理状態を維持するデータコーディング方法及びその方法を利用する半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置３００は、複数のカウンタ部及びデータコーディング部４３０を備える。カウンタ部は、少なくとも一つのデータを含む第１グループ、及び少なくとも一つのデータ及びフラグ情報を含む第２グループから第ｎグループを設定して、それぞれのグループ別に第１論理状態のデータ及びフラグ情報の数をカウントする。データコーディング部４３０は、第１モードの場合、それぞれのグループ別にカウントされた第１論理状態の数が最小となるように、それぞれのグループ別データをコーディングし、第２モードの場合、第１グループから第ｎグループのデータ及びフラグ情報のうち、第１論理状態の数と第２論理状態の数との差が最小となるように、それぞれのグループ別データをコーディングする。 （もっと読む）

【課題】
動的再構成演算回路にて構成情報を再利用するためには、変更する動的再構成演算セルのみ構成情報を書き換えるハードウェア資源として、データ線、アドレス線、マスクレジスタ等が必要であり、面積増大の原因となっている。
【解決手段】
本発明は、動的再構成演算ブロック内の構成情報切替えのハードウェア資源はシフトレジスタのみとする。シフトレジスタは、各演算セルに対応する記憶手段を直列につないで構成される。シフトレジスタの終端からの出力と構成情報記憶手段の出力を構成情報選択器に入力し、構成情報選択器の出力をシフトレジスタ先頭とつなぐ。セル番地カウンタは、０から１ずつカウントアップし、カウント値が構成変更するセル番地と一致する場合のみ、構成情報選択器は、構成情報記憶手段を選択し、それ以外はシフトレジスタの終端から出力された構成情報を再利用する。 （もっと読む）

【課題】入力データをリコンフィギュラブル回路で確実に処理できるようにする。
【解決手段】本集積回路は、再構成可能に相互に結合される複数の演算器を含むリコンフィギュラブル回路３と、入力データ制御部４とを備える。そして、入力データ制御部４によって、リコンフィギュラブル回路３の構成に応じてデータが入力されるように入力データが制御される。 （もっと読む）

【課題】スキャンチェーンのテストクロックを生成して電子回路のスキャンベースのテストを実施するためのシステム、構造、及び方法が開示される。
【解決手段】１つの実施形態では、テストクロック制御構造は、プログラム可能テストクロックコントローラを含む。プログラム可能テストクロックコントローラは、構成可能なテストクロックを生成するためのテストクロックジェネレータを含む。コントローラはまた、構成可能なテストクロックでスキャンチェーン部分を駆動するスキャンレイヤインタフェースと、スキャンチェーン部分を制御するための制御情報にアクセスするように構成された制御レイヤインタフェースを含む。 （もっと読む）

本発明は、とりわけ、ディジタルデータ信（ＤＡＴＡ）を供給するためのディジタルデータ信号入力（Ｅ１０）と、復元クロック信号（Ｑ０）を出力するためのクロック出力（Ｔ１０）とを有し、ディジタルデータ信号が予め定められた公称クロック周波数（ｆｎ）を有するクロック復元装置に関する。本発明によれば、クロック復元装置がディジタル回路によって構成されている。
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【課題】従来のリコンフィギュアラブルコアを搭載したＬＳＩでは、機能切り替え可能というリコンフィギュアラブルコアの特長を活かしきれず、ハードブロックを用いる従来技術よりもコストパフォーマンスの点で劣っていた。
【解決手段】リコンフィギュアラブルコアの機能切り替え可能という特長を活かすためには、ＬＳＩ外部からＬＳＩ内部へのコンフィギュレーションデータの読み込みが、適切なタイミングで、高速に実現される必要がある。
コンフィギュレーションデータを格納したＬＳＩ外部のメモリとＬＳＩ内部のコンフィギュレーションデータ格納メモリ間に専用バスを設けること、あるいはＬＳＩ内部のコンフィギュレーションデータ転送に関わるブロックに対し、他ブロックとは独立のクロックドメイン、独立の電源ドメインを設定することにより上記課題を解決した。 （もっと読む）

マルチ処理法で少なくとも２つの処理スレッドを同時処理するよう調整された信号処理デバイスである。デバイスはデータに関しワードレベル又はサブワードレベルの動作を実行する複数ファンクションユニットと、複数ファンクションユニットを相互接続する手段であって、動的スイッチされ複数相互接続構成をサポートし少なくとも一つの相互接続構成が複数ファンクションユニットを夫々所定のトポロジを備える少なくとも２つの非オーバーラップの処理ユニット中に相互接続する手段を含み、信号処理デバイスは更に個々の制御モジュールが処理ユニットの一つに割り当てられる少なくとも２つの制御モジュールを含む。本発明は更に信号処理デバイスでアプリケーション実行する方法、信号処理デバイスで実行されるコンパイルコードを取得しアプリケーションが信号処理デバイスで実行される方法を最適化するべくアプリケーションソースコードをコンパイルする方法を示す。
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【課題】高機能のカウンタを実現できるリコンフィグラブル回路を提供することを課題とする。
【解決手段】第１の入力データ及び第２の入力データの加算又は減算を行って出力データを出力する第１の演算器（４０２）と、前記第１の演算器の出力データ又は第３の入力データを選択し、前記第１の演算器に前記第１の入力データとして出力する第１のセレクタと（４１２）を有することを特徴とするリコンフィグラブル回路が提供される。 （もっと読む）

【課題】データ処理ユニットがコンフィギュレーション化可能エレメントのセル装置、コンフィギュレーションデータ送信ユニットを有し、該送信ユニットはロードロジック回路／コンフィギュレーション内部セル／コンフィギュレーション信号源として用いられる別の固定的にインプリメントされた機能ユニットとして実現されている形式のデータ処理ユニットをコスト、構成面で改良する。
【解決手段】エレメント／コンフィギュレーションデータ送信ユニット間通信ユニットとして、コンフィギュレーションメモリ、制御部を有しているスイッチングテーブルが設けられ、該制御部により読み出し、書き込み位置ポインタをイベントの到来に応答してコンフィギュレーションメモリ場所に移動させて、コンフィギュレーション語をコンフィギュレーションすべきエレメントに伝送して、再コンフィギュレーションが実時間で実施される。 （もっと読む）

【課題】汎用性を確保しつつプログラマブル論理デバイス上に構成する回路の動作速度／消費電力を切替可能とする。
【解決手段】プリンタＩ／Ｆカードに搭載されたＦＰＧＡ上に、複数のシーケンサを含むＩ／Ｆ回路を構成させるにあたり、Ｉ／Ｆカードに複数台のプリンタが接続されＩ／Ｆ回路中の一部のシーケンサが高速で動作することが要求される場合には、前記一部のシーケンサがone-hotタイプの状態遷移回路((B)参照）を含むシーケンサで構成された高速動作版のＩ／Ｆ回路をＦＰＧＡ上に構成させ、Ｉ／Ｆカードにプリンタが１台のみ接続され消費電力低減が重視される場合には、Ｉ／Ｆ回路中の全てのシーケンサがgrayタイプの状態遷移回路((C)参照）を含むシーケンサで構成された低消費電力版のＩ／Ｆ回路をＦＰＧＡ上に構成させる。 （もっと読む）

【課題】 プログラマブル論理回路装置をＬＳＩ化した場合のチップ面積を小さくし、消費電力を削減すると共に、機能切り替え時のアクセス時間を短縮することを目的とする。
【解決手段】 論理回路３を複数の単位ブロックに細分化し、単位ブロックの論理回路３１を直列に接続すると共に、各単位ブロックの論理回路３１の論理演算結果を出力する構成とし、定義用メモリ２を単位ブロックの論理回路３１に対応する複数の単位ブロックに細分化し、データ出力切り替え信号により、単位ブロックの定義用メモリ２１の内容を変更する制御回路４と、制御回路４から出力されるデータ出力切り替え信号により、各単位ブロックの論理回路３１の出力を選択するセレクタ５とを備える。 （もっと読む）

【課題】電子回路のための、シングルイベント機能割込みを検出する方法を提供する。
【解決手段】この方法は、電子回路用のリフレッシュ信号を周期的に発生させるステップ、および電子回路内で、リフレッシュ信号に応答してシングルイベント機能割込みインジケータ信号を発生させるステップを含む。この方法は、シングルイベント機能割込みインジケータ信号を、故障リフレッシュ試行を示す状態であるか否か監視するステップも含む。 （もっと読む）

【課題】４を超えるチャネルを同時に稼動する場合、四チャネル方式の出力間で生じる同期による下流の回路網負担を軽減すること。
【解決手段】プログラマブルロジックデバイス（ＰＬＤ）などの集積回路は、データ通信回路網の多数のチャネル（３０−０〜３０−３）を含む。回路網（５４、６０）は、様々なサイズでグループ化しているこれらチャネル間で、選択的に信号をシェアするために提供される。これは、様々なチャネル数を要求する通信プロトコルを、デバイスがより良く支援できるようにするためである。シェアされる信号には、クロック信号、ＦＩＦＯ書き込み／読み出し許可信号を含み得る。回路配置は、回路設計と回路チェックなどを容易にするために、モジュールであることが好ましい（すなわち、あるチャネルとその隣のチャネルが、および／または、あるグループのチャネルとその隣のグループのチャネルが、同等または実質的に同等）。 （もっと読む）

【課題】 パッケージ内に内蔵された論理回路部と半導体素子電極との接続を、論理回路部の動作状態に応じて変更可能とし、必要な半導体素子電極の数を削減できる半導体集積回路を提供する。
【解決手段】 半導体集積回路は、論理回路部、信号制御部、第１〜第３信号選択部、第１〜第４素子電極を備える。論理回路部の信号線の一部は、論理回路部の動作状態に応じて、異なる素子電極に接続できる。信号線と素子電極との接続に関する接続情報は、信号制御部が生成し、外部のＬＳＩに通知される。接続を変更する期間に留保期間を設け、この期間は、当該素子電極をハイインピーダンスに設定して、不測の障害発生を防止する。本構成によって、半導体集積回路が必要とする素子電極の数を削減できる。 （もっと読む）

本発明はデータ処理論理セルフィールドおよび少なくとも１つのシーケンシャルなＣＰＵを有するデータ処理装置に関する。このデータ処理装置においては、殊にブロック的な形態でのデータ交換のためのシーケンシャルなＣＰＵとデータ処理論理セルフィールドとの結合がキャッシュメモリに案内される配線を実現することが提案される。
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目的論理関数に応じ、論理関数メモリ間の入力線数、レイル数を変化させ、メモリ容量を必要最小限に抑えて最適化設計できるプログラマブル論理デバイスである。論理関数メモリ（４）を直列に順序配列し、ＬＵＴを記憶させる。外部入力線から、各論理関数メモリ（４）への入力変数を入力する。二つの論理関数メモリ（４）間において、接続メモリ（６）が記憶する接続情報に従って、接続回路（５）が前段の論理関数メモリ（４）の出力線又は外部入力線と後段の論理関数メモリ（４）の入力線との接続を行う。目的論理関数に合わせて、接続情報を書き換えれば、接続回路を再構成し、入力線数、レイル数を変化させることができる。レイル数と入力線数の比を論理関数に合わせて最適化し、メモリ容量を必要最小限に抑えることが可能となる。
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【課題】 プログラマブル・ロジック・デバイスに用いられる構成情報の異常の早期発見による予防保守を実現する。
【解決手段】 プログラマブル・ロジック・デバイス１０に備えられたコンフィギュレーション回路２０に、不揮発性メモリ６０からコンフィギュレーションデータＳ４を読み出してユーザ論理の構築を行うコンフィギュレーション用メモリ制御回路２４と、コンフィギュレーション操作完了後に定期的に不揮発性メモリ６０からコンフィギュレーションデータＳ４を読み出してエラーチェックを行うメモリ監視用メモリ制御回路２１を備えた。コンフィギュレーション操作完了後の不揮発性メモリ６０の放置期間における当該不揮発性メモリ６０内のコンフィギュレーションデータＳ４の異常を、次回のコンフィギュレーション操作の実行に先立って早期に発見でき、予防保守が可能になる。 （もっと読む）