【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２^ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。 （もっと読む）

【課題】同じタイプの特性量を有し、この特性量の値が相互に比例するいくつかの機能ブロックを備える電気回路をコンフィギュレーションする。
【解決手段】機能ブロックは、同様のタイプの少なくとも1組の電気素子(102a〜102d、104a〜104d)と、前記電気素子を互いに接続するおよび/もしくは電気回路100の残部に接続するための手段(106a〜106d、108a〜108d、110a〜110d)とにより構築され、テストされる1組の接続コンフィギュレーションのそれぞれに対して、電気回路のパラメータの値を測定するステップと、テストされる結合コンフィギュレーションの中から、測定されたパラメータの値が、少なくとも1対の機能ブロックの特性量の値間の不整合が最小の1つのコンフィギュレーションを選択するステップと、選択されたコンフィギュレーションに従って、接続する手段をポジショニングするステップとを含む。 （もっと読む）

【課題】消費電力を低減できるＰＬＤ回路、集積回路装置及び電子機器等を提供すること。
【解決手段】ＰＬＤ回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第１〜第ｍ（ｍは２以上の整数）のトランジスター列ＴＡ１〜ＴＡｍを含む。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの一端に第１の非直流電源ＶＳ１が供給される。第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの各トランジスター列は、複数の入力信号ＸＰ（Ｘ１Ｐ〜ＸｉＰ）、ＸＮ（Ｘ１Ｎ〜ＸｉＮ）によってオン・オフされる。第１の非直流電源ＶＳ１の電圧により規定される第１のホールド期間に、第１〜第ｍのトランジスター列ＴＡ１〜ＴＡｍの他端のノードである第１〜第ｍのノードＮＡ１〜ＮＡｍの電圧レベルを各々出力する。 （もっと読む）

電力増幅器システムを遠隔で監視し、同システムと通信し、そして同システムを再構成するためのシステムおよび方法に関する。デジタル構成要素または電力増幅器システムの他の通信可能な部分との遠隔通信を可能にするための通信リンクが、現場に配置されたＰＡシステムに設けられる。通信リンクにより、ＰＡの動作パラメータが、インターネット、イーサネット、無線、ＷｉＦｉ、ＷｉＭＡＸ、携帯電話、ＬＡＮ、ＷＡＮ、Ｂｌｕｅｔｏｏｔｈなどの任意の適当な有線または無線接続を通じて監視され、ウェブサーバや他のコンピュータメインフレームなどの遠隔端末に送り返され得る。本発明を実施することにより、ｃＭｏｂｉｌｅオペレータおよび／または他のサービスプロバイダの無線ネットワークのメンテナンスおよびＰＡの交換に関する顕著な事業費および資本経費を低減することができる。 （もっと読む）

【課題】 部品点数が少なく、簡単な回路で構成でき、複数の楽音信号を１本の信号経路で送信又は受信できる楽音信号送信装置及び楽音信号受信装置を提供する。
【解決手段】 １ビットＡ／Ｄ変換部１Ｌ及び１Ｒにより、電子楽器などから入力された複数のアナログ楽音信号は各々１ビットデジタル信号に変換され、重み付け部２Ｌ及び２Ｒによりこれらの各１ビットデジタル信号は重み付け加算されて、出力部３により出力されることになると共に、受信部４により受信された重み付け加算信号は、分離部５により各１ビットデジタル信号に分離変換され、さらにＤ／Ａ変換部６により、アナログ信号に復調されることになる。 （もっと読む）

【課題】可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱う構成において可変論理に対する機能設定の負担を軽減する。
【解決手段】半導体装置はアクセス制御装置（２）の制御を受ける機能再構成メモリ装置（８）を有し、機能再構成メモリ装置はアクセス制御装置からのアクセス要求を受け、インタフェース制御回路に複数の機能再構成セル（２０）と機能再構成セルに一対一対応で設けられ機能再構成セルからの出力を受けて演算を行う可変演算セル(１０１)が接続される。機能再構成セルの制御回路は第１の動作モードで記憶回路の制御フィールドとデータフィールに初期設定された真理値データのようなデータを、第２の動作モードにおいて制御フィールドのデータに基づいて自律的に制御することによって論理動作を行う。可変演算セルは記憶回路の制御フィールドから出力される制御データなどに基づいて演算動作が可能にされる。 （もっと読む）

【課題】機能を柔軟に制御可能なアナログの機能ＩＣを提供する。
【解決手段】アナログブロック１０は、所定のアナログ信号処理を実行する。デジタルブロック２０は、再構成可能に構成され、所定のデジタル信号処理を実行してアナログブロック１０を制御する。ＦｅＲＡＭ３０は、デジタルブロック２０の回路構成のコンフィギュレーションデータを格納する。機能ＩＣ１００は、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化され、アナログブロック１０の動作状態が、デジタルブロック２０の構成状態に応じて変更可能である。 （もっと読む）

【課題】ＣＭＯＳ論理回路を小さいスイッチで高速動作させることができ、サブスレッショルドリーク電流を効果的に低減可能な半導体集積回路及びＬＳＩシステムを提供すること。
【解決手段】半導体集積回路は、ＣＭＯＳ論理回路と、ＣＭＯＳ論理回路の電圧供給源とＣＭＯＳ論理回路の電源端の間に設けられた、第１のＭＯＳＦＥＴを有するスイッチ回路と、第１のＭＯＳＦＥＴと逆チャネルの第２のＭＯＳＦＥＴと、第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗と、第１の抵抗及び第１のＭＯＳＦＥＴのソースに接続された第２の抵抗と、を有するデジタルアナログ変換回路とを備える。第１のＭＯＳＦＥＴのバックゲートと、第１の抵抗と第２の抵抗の接続点が接続される。また、第１のＭＯＳＦＥＴのゲートに供給される制御信号と第２のＭＯＳＦＥＴのゲートに供給される制御信号が共通である。 （もっと読む）

本発明は、１からＮまで変化するそれらの順位ｊの順番に並列に置かれたＮ個の同一な基本回路（ＣＥ_１，ＣＥ_{２，．．．}ＣＥ_Ｎ）の連続を備え、Ｎは少なくとも５０に等しく、２つの導体（ＣＡ及びＣＢ）により供給される、２つの基準電位Ｖｒｅｆ及びＶ０を全てが受ける必要がある集積回路に関する。第２導体の上流側入力は、並列に置かれた回路の連続の順位１の側に地理的に位置し、第１導体の上流側入力は、並列に置かれた回路の連続の順位Ｎの側に地理的に位置する。これは回路の連続に全て沿った基本回路に印加される電位差における、導体の非ゼロ抵抗から由来する誤差を減らす。
高い分解能（１０ビット以上）を有するアナログ−デジタル（ＡＤ）変換器、又はデジタル−アナログ（ＤＡ）変換器への適用 （もっと読む）

【課題】本発明は、小規模な回路構成でありながら、設定電圧の増加や変更にも柔軟に対応することが可能な多値出力回路を提供することを目的とする。
【解決手段】本発明に係る多値出力回路は、デジタル信号（電圧設定信号ＳＥＴ）からアナログ電圧Ｖａ〜Ｖｄを生成するデジタル／アナログ変換部３と；電圧選択信号Ａ１に基づいて、アナログ電圧Ｖａ〜Ｖｄのいずれか一を選択的に出力する電圧選択部４１〜４ｎと；電圧選択部４１〜４ｎの出力電圧を液晶パネル７に供給するバッファ５１〜５ｎと；を有して成る構成とされている。 （もっと読む）

【課題】 信号配線数を増大させることなく、微細化等に伴う電源電圧の引き下げによる伝送品質への影響を低減できる信号伝送システムを提供する。
【解決手段】 送信回路１０が、多値伝送データＤＣの値別に伝送データ用電流値を規定した信号変換条件に基づいて、送信対象の複数の２値電圧データを伝送データ用電流値の多値伝送データＤＣに変換し出力する多値伝送データ生成出力回路を備え、伝送データ用電流値の夫々が単位伝送データ用電流値の整数倍で規定され、多値伝送データ生成出力回路が、信号配線に対し単位伝送データ用電流値の電流を供給可能な単位電流駆動回路１３０を複数備えたデータ出力回路１３と、複数の２値電圧データを多値電流データに変換した後の多値電流データの伝送データ用電流値に基づいて、単位電流駆動回路１３０別に、電流供給を行うか否かを設定するための駆動制御信号を生成する駆動制御信号生成回路と、を備える。 （もっと読む）

【解決手段】本発明は、自由にプログラム可能な論理制御部を有し、受信信号と送信信号とを処理する処理回路（１０、１１）を備える無線通信システムに関する。自由にプログラム可能な論理制御部のプログラミングは、それを送信動作と受信動作とに調整するために変更される。この変更は、バスシステムを介して、自由にプログラム可能な論理制御部における機能ブロックをエクスポートしインポートすることによって行われる。調整は、無線通信システムの機能を中断することなく行われる。
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【課題】シリアル変換器の個数をチャネル数よりも少なくすることにより、アナログ多重信号生成回路の低価格化等を図る。
【解決手段】符号化器１５０−１〜１５０−３２は、対応するチャネルの信号を符号化する。論理加算器１１０は、被符号化信号の同位ビットどうしを加算し、５桁の二進数データと１桁のキャリーとからなる演算結果を生成するとともに、キャリーが‘０’のときは該演算結果をそのまま出力し、キャリーが‘１’のときは演算結果の全桁を‘１’に変える。シリアル変換器１２０−１〜１２０−６は、演算結果から対応する位のビット信号を入力して直列に変換する。電力・位相補正器１３０−１〜１３０−６は、ビット信号の位相調整と位に応じた電力増幅とを行う。多重器１４０は、電力・位相補正器１３０−１〜１３０−６から入力された被補正信号を互いに加算することによって、アナログ多重化する。 （もっと読む）

【課題】低レベルのアナログ信号に対するデジタル信号の干渉障害を防いだ無線中継装置、符号化処理回路およびそのインタフェース方法を提供する。
【解決手段】フレーム分離部１７の出力するデジタル信号のＬＳＢと上位の複数ビットとの排他論理和をＥＸＯＲｅで各ビットの出力をランダムにした第１のデジタル信号をＤＡＣｄへ向けて出力し低レベル信号でデジタル信号が相加して配線上でアナログ回路部分へ干渉しない様にする。そして、再びＥＸＯＲｆが第１のデジタル信号のＬＳＢと上位の複数ビットとの排他論理和を取って元のデジタル信号にしてＤＡＣｄへ入力し、アナログ信号に変換する。 （もっと読む）

【課題】スループットを大きく増大させる、プログラマブルマイクロデバイスをプログラムするプログラマシステムおよび方法を提供する。
【解決手段】プログラマシステムは、複数のマイクロデバイスを同時にプログラムするための複数のソケット（２０Ａ−２０Ｄ）を含む。多数のマイクロデバイスを同時にプログラムするよう設計されるプログラマシステムのためのバッファ回路（３２）もまた提供される。プログラマブルマイクロデバイスをプログラミングするための方法がさらに提供され、これはプロセッサ（１２）からの標準のバスサイクルを使用してプログラミングする。最後に、単一のリードバック動作を用いて複数個のプログラムされたマイクロデバイスにプログラマによってプログラムされたデータをベリファイするための方法およびデータ比較回路もまた開示される。 （もっと読む）

【課題】 従来の液晶表示器における制御信号とクロック信号との間の信号スキューを改善するソースドライバーのレシーバーを提供する。
【解決手段】 レシーバーは、２組の差動信号を第一形式から第二形式に変換するコンバーターと、コンバーターに結合され、第二形式に変換された２組の差動信号間の差に基づいて複数の基準信号を生成する比較回路と、比較回路に結合され、複数の基準信号に基づいて複数のデータ信号及び複数の制御信号を生成する復号回路とを含む。 （もっと読む）

【課題】 本発明は、ジッタが小さく精度の高いクロック信号を生成可能な超電導回路によるクロック発生回路を提供することを目的とする。
【解決手段】 超電導回路は、第１のトランスの２次側インダクタに結合され単一磁束量子パルスを生成する第１のパルス発生回路と、第２のトランスの２次側インダクタに結合され単一磁束量子パルスを生成する第２のパルス発生回路と、第１のパルス発生回路からの単一磁束量子パルスと第２のパルス発生回路からの単一磁束量子パルスとを重ね合わせたパルス信号を出力する合流回路を含み、第１及び第２のパルス発生回路の各々は、２次側インダクタを含む超電導ループと、超電導ループ内に設けられ単一磁束量子パルスを生成する第１のジョセフソン接合と、超電導ループ内に設けられ２次側インダクタを流れる電流に対する閾値が第１のジョセフソン接合とは異なる第２のジョセフソン接合を含む。 （もっと読む）

【課題】容量結合回路を利用して少ない素子数で論理回路，ＡＤ変換回路等を提供する。
【解決手段】アナログ入力が与えられる入力端子と、２値の出力が与えられるＮ（Ｎは複数）ビットの出力端子とを有するアナログ・デジタル変換回路において、一方の電極が入力端子に接続される入力容量と、入力容量の他方の電極が入力される第一のインバータと、該第一のインバータに接続される第二のインバータとを有する単位回路が、Ｎ個並列に設けられ、その単位回路の第二のインバータの出力がそれぞれの出力端子に与えられ、更に、各単位回路に対応する出力の反転出力が、それぞれ下位ビットに対応する単位回路の前記第一のインバータの入力に帰還容量を介して帰還され、最上位ビットからＭ（Ｍは整数）番目の単位回路の反転出力に対応する前記帰還容量の容量値は、帰還される単位回路の入力容量の１／２M 倍であることを特徴とするアナログ・デジタル変換回路。 （もっと読む）

本発明は、複数のメモリユニット、複数のアクセラレータユニット、及びプロセッサコアを含むプログラム可能デジタル信号プロセッサに関する。デジタル信号プロセッサには、更に、メモリユニットと、アクセラレータユニットと、プロセッサコアとの間に選択的に接続性を提供するように構成し得るプログラム可能回路網が含まれる。各アクセラレータユニットは、１つ以上の専用機能を実施するように構成し得る。プロセッサコアには、データ経路フロー制御に関連する命令を実行するように構成し得る実行ユニットを含み得る。プログラム可能回路網は、特定の命令の実行に応じて、選択的に接続性を提供するように構成し得る。
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【課題】プログラマブル論理装置おいて、相互接続配線の交差部のスイッチング素子に、オン・オフの制御信号を送信する制御配線の数を大幅に削減する手段を提供する。
【解決手段】入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、前記第１制御信号及び／又は第２制御信号がアナログ多値信号であることを特徴とするプログラム可能論理装置。また、前記第１接続手段及び／又は前記第２接続手段が、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含む上記の装置。 （もっと読む）