プログラム可能論理装置及びその論理回路構成方法
【課題】プログラマブル論理装置おいて、相互接続配線の交差部のスイッチング素子に、オン・オフの制御信号を送信する制御配線の数を大幅に削減する手段を提供する。
【解決手段】入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、前記第１制御信号及び／又は第２制御信号がアナログ多値信号であることを特徴とするプログラム可能論理装置。また、前記第１接続手段及び／又は前記第２接続手段が、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含む上記の装置。
【解決手段】入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、前記第１制御信号及び／又は第２制御信号がアナログ多値信号であることを特徴とするプログラム可能論理装置。また、前記第１接続手段及び／又は前記第２接続手段が、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含む上記の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラムにより論理回路を再構成可能なプログラマブル論理装置に関し、特に、論理回路を構成する論理素子間を相互に接続する相互接続手段へ制御信号を伝送する方法を改良したプログラマブル論理装置に関する。
【背景技術】
【０００２】
特定用途の演算処理には、汎用のＣＰＵよりも特定用途向けＩＣ（ＡＳＩＣ，Application Specific IC）やプログラム可能な論理デバイス（ＰＬＤ，Programmable Logic Device）が用いられるが、演算機能の複雑化に伴い、論理回路構成を自由に変更しうるＰＬＤが多用されるようになっている。
【０００３】
論理ゲート数が数万〜数十万の大規模なＰＬＤは、ＦＰＧＡ（Field Programmable Gate Array）と呼ばれているが、ＰＬＤ、ＦＰＧＡ等はいずれもプログラムにより所望の論理回路を再構成可能であることから、プログラマブル論理装置と呼ぶことができる。
【０００４】
プログラマブル論理装置の基本構造は、ゲート回路を形成する基本セルである多数の論理ブロックが、チップ内にマトリックス状に配置され、その論理ブロック周辺には相互接続線が配置されるものである。ここで論理ブロックとは、例えば、ａｎｄゲート、フリップフロップ、ラッチ、インバータ、ｎｏｒゲート、排他的ｏｒゲート等である。
【０００５】
プログラマブル論理装置には、縦方向に延在する相互接続線と横方向に延在する相互接続線が設けられ、縦横の相互接続線が交差する部分には、交点のマトリックスが形成される。かかる交点には、パストランジスタ等のスイッチング素子からなる配線接続手段が交点の数だけ設けられている。
【０００６】
プログラマブル論理装置は、配線接続手段のパストランジスタをオン・オフすることにより、相互接続線間の接続の形態や論理ブロックの入出力線と相互接続線の接続形態を変更し、これにより所望の論理回路の構成を実現している（特許文献１）。
【０００７】
【特許文献１】特開平１１−３１７６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上記スイッチ・マトリックスは、交差する縦配線の数と横配線の数の積に相当する数の配線接続手段が必要となるが、各配線接続手段には、図１(ｃ)に示すように、６方向の接続方向の選択があり、この６方向のそれぞれにパストランジスタ等のスイッチング素子が必要である。したがって、各スイッチ・マトリックスに配置されるスイッチング素子の数は、上記接続ポイント数の６倍ということになる。
【０００９】
スイッチ・マトリックスの数は、論理ブロックの数とともに増大し、縦横配線の数も論理ブロック数に伴って増大する。また、各スイッチング素子のオン・オフの指令は、チップ内のＲＡＭやＲＯＭ等のメモリからの制御信号によって行われるので、メモリとスイッチング素子とを接続し、スイッチング素子に制御信号を送信する配線の数は膨大なものとなる。
【００１０】
論理ブロック間を接続する相互接続配線数が膨大となる上に、上記の制御信号用の配線が膨大となれば、チップ上に占める配線領域の割合が多くなり、論理回路を実現する論理素子の占める面積割合が少なくなる。このためチップの小型化が難しくなるとともに、集積回路の構造が複雑になって、その製造コストが増大することになる。一方において、これを避けるために、ユーザが自由に変更しうる範囲を大幅に制限しなければならないという結果にもなる。
【００１１】
したがって、上記の各スイッチング素子のオン・オフの制御信号を伝える配線数を減らすことができれば、チップの小型化、構造の簡易化、製造コストの低減や回路設計の自由度が増すことができる。
【００１２】
そこで本発明の課題は、複数の論理ブロック間を相互に接続する相互接続配線の接続形態を変更し、所望の論理機能を実現するプログラマブル論理装置おいて、相互接続配線の交差部に形成される交点のマトリクスに設けられるスイッチング素子にオン・オフの制御信号を送信する制御配線の数を大幅に削減することを可能ならしめる相互接続配線切り替え制御信号送信手段、及びかかる手段を備えたプログラマブル論理装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するための本発明のプログラム可能論理装置は、
(１)入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、
前記第１制御信号及び／又は第２制御信号はアナログ多値信号であることを特徴とするものである。ここでアナログ多値信号とは、パルス高さが異なる連続した信号である。かかるアナログ多値信号を制御信号として用いることにより、単一の制御配線で複数の信号を送ることが可能となり、制御配線数を大幅に減少できる。
【００１４】
また、(２)前記第１接続手段及び／又は前記第２接続手段が、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含むことを特徴とする上記(１)項に記載のプログラム可能論理装置である。
【００１５】
また、(３)前記第１接続手段及び／又は前記第２接続手段が、前記１組のディジタル信号により前記相互接続線の接続方向を変換する複数のスイッチング素子を含むことを特徴とする上記(１)又は(２)項に記載のプログラム可能論理装置である。
【００１６】
さらに、上記(１)から(３)項のいずれかに記載のプログラマブル論理装置と同一チップ内に、１組のディジタル信号を前記アナログ多値信号に変換するＤ／Ａ変換手段を備えたことを特徴とするプログラム可能論理装置である。
【００１７】
本発明のプログラム可能論理装置の論理回路構成方法は、複数の論理素子間を相互に接続する第一方向に延在する複数個の第一相互接続線と、該第一方向とは異なる方向に延在する複数個の第二相互接続線と、前記第一相互接続線と前記第二相互接続線との各接続点に接続方向を切り替える複数のスイッチング素子からなるスイッチ回路とを設け、前記スイッチ回路に制御信号を送信し、ユーザの所望する論理回路を構成可能とするプログラム可能論理装置の論理回路構成方法において、
前記制御信号はアナログ多値信号であることを特徴とするものである。
【００１８】
上記の論理回路構成方法は、前記アナログ多値信号を１組のディジタル信号に変換し、前記スイッチ回路を制御することを特徴とするものであってもよい。
【００１９】
また、前記アナログ多値信号は、同一チップ内に設けられたアナログ／ディジタル変換装置により１組のディジタル信号から変換されたものであってもよい。
【発明の効果】
【００２０】
本発明により、複数の論理ブロック間の接続形態を変更して所望の論理機能を実現するプログラマブル論理装置おいて、相互接続配線の交差部のスイッチング素子に、オン・オフの制御信号を送信する制御配線の数を大幅に削減することが可能になった。これにより、プログラマブル論理装置において、チップの小型化、構造の簡易化、製造コストの低減や回路設計の自由度の拡大を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施形態について、図面を参照して説明する。
【００２２】
図１は、本発明のプログラマブル論理装置の構成の一例を模式的に示した図である。図１(ａ)は論理回路の全体構成を示す模式図、図１(ｂ)はその一部の拡大図、図１(ｃ)は各接続ポイントにおける配線接続の説明図である。
本実施形態のプログラマブル論理装置の構成は、一般的なＰＬＤと同様のものであり、図１(ａ)に示すように、基板上に複数のプログラム可能な論理回路素子（ＰＬＥ：Programmable Logic Element）１がマトリックス状に配置され、各ＰＬＥ１間は、相互接続線である縦配線（ＶＬ）２と横配線（ＨＬ）３とで相互に接続されている。図１(ｂ)では、ＰＬＥ１はそれぞれＶＬ２にスイッチを介して接続している。ＶＬ２とＨＬ３との交差部分は、図１(ｂ)に示すように、スイッチ・マトリックス（ＳＷ）４が形成され、ＶＬ２とＨＬ３との交点が接続ポイント５である。
【００２３】
図１(ｃ)に示すように、各接続ポイント５では、両側のＶＬ２ａ，２ｂとＨＬ３ａ，３ｂの４本の相互接続線が交差しており、６通りの接続方向（パターン）がある。このため、１接続ポイントに通常は６個のスイッチング素子Ｓ１〜Ｓ６が配置される。論理回路の再構成は、制御信号をスイッチング素子Ｓ１〜Ｓ６に送信し、これらのスイッチング素子をオン・オフ制御することで行う。
【００２４】
図２は、本発明の一実施例におけるスイッチング素子への制御信号の伝送系統の構成を示した図である。本実施例においては、ＲＡＭ等に格納されているディジタル制御信号６は、Ｄ／Ａ変換部７でパルス高さが異なる連続した信号である多値のアナログ信号に変換される。このアナログ多値信号は信号線８でＡ／Ｄ変換部９に伝送される。
【００２５】
このアナログ多値信号は、スイッチング素子Ｓ１〜Ｓ６の周辺に配置されたＡ／Ｄ変換部９で、複数の２値信号の組合せに変換され、この信号によりスイッチング素子Ｓ１〜Ｓ６のオン・オフ制御が行われ、相互接続線の接続パターンを変更する。
【００２６】
本実施例では、６個のスイッチング素子Ｓ１〜Ｓ６は２グループ（Ｓ１〜Ｓ３とＳ４〜Ｓ６）に分けられ、各グループ毎にＤ／Ａ変換部７ａ，７ｂ、信号線８ａ，８ｂ、及びＡ／Ｄ変換部９ａ，９ｂが配置されている。すなわち、信号線８ａの信号でＳ１〜Ｓ３、信号送線８ｂの信号によりＳ４〜Ｓ６の各３個のスイッチング素子のオン・オフの制御が行われる。
【００２７】
図３は、本実施例におけるＤ／Ａ変換部の構成を示した図である。図のＤ１，Ｄ２，Ｄ３がスイッチ制御信号であり、それぞれスイッチング素子１個にオン・オフの指令を与えるものである。このＤ１〜Ｄ３のディジタル信号の組合せを、一旦多値のアナログ信号に変換することが、このＤ／Ａ変換部の機能である。
【００２８】
Ｄ１〜Ｄ３の信号は、それぞれ対応して配置されたパストランジスタＰ１〜Ｐ３をオン・オフする。パストランジスタＰ０〜Ｐ３のソースには１．５Ｖの電源電圧が３段階に分圧されて印加されている。即ち、Ｐ０には０Ｖ、Ｐ１には０．５Ｖ、Ｐ２には１．０Ｖ、Ｐ３には１．５Ｖの直流電圧がそれぞれ印加されている。また、Ｄ１〜Ｄ３はＮＯＲ回路１１に入力され、その出力はパストランジスタＰ０（電圧レベル０Ｖ）をオン・オフする。
【００２９】
４個のパストランジスタＰ０〜Ｐ３の出力は、クロックゲート１０に並列に入力されており、Ｄ１〜Ｄ３のいずれかがＨの時は、Ｐ１〜Ｐ３の３段階の電圧のいずれかがクロックゲート１０に印加される。Ｄ１〜Ｄ３のすべてがＬの時は０電圧が印加される。クロックゲート１０はクロックパルスによって作動し、ゲート１０の出力信号Ａ１は、３水準の高さのパルスが連続した多値のアナログ信号となる。
【００３０】
図４及び図５は、本実施例におけるＡ／Ｄ変換部の構成を示した図である。図４は論理閾値制御を行なうインバータアレイの構成を、図５(ａ)は各インバータの作動特性を、図５(ｂ)はインバータの構成を示した図である。
【００３１】
図３に示したＤ／Ａ変換部からの信号Ａ１は、それぞれ閾値電圧の異なる３個のインバータＩＮＶ１〜ＩＮＶ３に並列に入力される。これらのインバータの作動電圧の閾値は、図５(ａ)に示すように、それぞれ１．２５Ｖ，０．７５Ｖ，０．２５Ｖの３レベルに設定されている。なおインバータは、図５(ｂ)に示すように本実施例ではＣＭＯＳトランジスタであり、その閾値電圧は、これを構成するＮＭＯＳとＰＭＯＳの一方又は双方のゲート幅（Ｗ）／ゲート長（Ｌ）比で任意に変えられる。したがって、上述のような閾値電圧の異なるインバータを、基板上に並べて形成することは何ら困難ではない。
【００３２】
このインバータアレイにおいて、ＩＮＶ１の出力側にはＮＯＴ回路１４が、ＩＮＶ２及びＩＮＶ３の出力側にはＮＯＲ回路１２及び１３が接続されて、それぞれＳ１〜Ｓ３のディジタル信号を出力する。図６は、かかる構成のＡ／Ｄ変換部の論理回路の特性を示す真理値表である。
【００３３】
まず、Ａ１の信号が１．５Ｖの場合、ＩＮＶ１〜ＩＮＶ３の出力は全てＬとなる。Ｓ１の信号は、ＮＯＴ回路１４でＬ→Ｈに変換されるから、Ｓ１の信号はＨであるが、ＮＯＲ回路１２の入力は（Ｈ，Ｌ）である。ＮＯＲ回路１３の入力は（Ｈ，Ｌ，Ｌ）であるから、Ｓ２及びＳ３の信号はともにＬである。
【００３４】
Ａ１の信号が１．０Ｖの場合、ＩＮＶ１〜ＩＮＶ３の出力は（Ｈ，Ｌ，Ｌ）であり、Ｓ１の信号はＬとなる。ＮＯＲ回路１２の入力は（Ｌ，Ｌ）であるから、Ｓ２はＨとなる。ＮＯＲ回路１３の入力は（Ｌ，Ｈ，Ｌ）であるから、Ｓ３はＬとなる。
【００３５】
Ａ１の信号が０．５Ｖの場合には、ＩＮＶ１〜ＩＮＶ３の出力は（Ｈ，Ｈ，Ｌ）である。Ｓ１の信号はＬとなり、ＮＯＲ回路１２の入力は（Ｌ，Ｈ）であるから、Ｓ２はＬとなる。ＮＯＲ回路１３の入力は（Ｌ，Ｌ，Ｌ）であるから、Ｓ３はＨとなる。Ａ１の信号が０Ｖの場合には、ＩＮＶ１〜ＩＮＶ３の出力は（Ｈ，Ｈ，Ｈ）でＳ１〜Ｓ３の信号はともにＬとなる。
【００３６】
したがって、Ｄ／Ａ変換部７からの出力である多値アナログ信号Ａ１のパルス高さが、１．５Ｖ，１．０Ｖ，０．５Ｖのいずれであるかによって、それぞれＳ１，Ｓ２，Ｓ３のスイッチング素子のいずれか１個のみがオンになり、多値アナログ信号が０Ｖの時は、Ｓ１〜Ｓ３の全てがオフになる。
【００３７】
一方、Ｄ／Ａ変換部７に入力されるスイッチ制御信号Ｄ１，Ｄ２，Ｄ３は、多値アナログ信号Ａ１のパルス高さを、それぞれ１．５Ｖ，１．０Ｖ，０．５Ｖのいずれかのレベルにするから、Ｄ１，Ｄ２，Ｄ３の信号で、スイッチング素子Ｓ１，Ｓ２．Ｓ３のオン・オフを制御することと等価になる。
【００３８】
Ａ／Ｄ変換部９は、図１(ｂ)に示したスイッチ・マトリックス４の領域内で、スイッチング素子の周辺に形成できるから、その間の配線に殆どスペースを要しない。すなわち、３個のスイッチング素子に対して、Ａ１の多値アナログ信号を伝送する１本の伝送線を設ければよいことになる。したがって、３個のスイッチング素子のそれぞれに配線して、スイッチ制御信号を伝送するという従来の方式と比較すると、制御信号配線の数を大幅に減ずることができ、これにより、チップの小型化、配線構造の簡略化や設計自由度の拡大等に与える効果は大きい。
【００３９】
以上、本実施例においては３水準の高さのパルスを用いたが、本発明はこれに限定されるものではない。２水準の高さのパルスや、４水準以上のパルスの高さのパルスであってもよい。例えば、２水準の高さのパルスを実現するには、パルスの高さを１．５Ｖ、０．７５Ｖとし、Ａ／Ｄ変換部の構成要素である閾値を１．１Ｖ、０．４Ｖに設定すればよい。
【図面の簡単な説明】
【００４０】
【図１】本発明のプログラマブル論理装置の構成の一例を模式的に示した図である。
【図２】本発明の一実施例におけるスイッチング素子への制御信号の伝送系統の構成を示した図である。
【図３】本実施例におけるＤ／Ａ変換部の構成を示した図である。
【図４】本実施例におけるＡ／Ｄ変換部のインバータアレイの構成を示した図である。
【図５】本実施例におけるＡ／Ｄ変換部のインバータアレイの動作特性を示した図である。
【図６】本実施例におけるＡ／Ｄ変換部の論理回路の特性を示す真理値表である。
【符号の説明】
【００４１】
１ 論理回路素子（ＰＬＥ）
２ 縦配線（ＶＬ）
３ 横配線（ＨＬ）
４ スイッチ・マトリックス（ＳＷ）
５ 接続ポイント
６ ディジタル制御信号
７，７ａ，７ｂ Ｄ／Ａ変換部
８，８ａ，８ｂ 信号線
９，９ａ，９ｂ Ａ／Ｄ変換部
１０ クロックゲート
１１，１２，１３ ＮＯＲ回路
１４ ＮＯＴ回路
【技術分野】
【０００１】
本発明は、プログラムにより論理回路を再構成可能なプログラマブル論理装置に関し、特に、論理回路を構成する論理素子間を相互に接続する相互接続手段へ制御信号を伝送する方法を改良したプログラマブル論理装置に関する。
【背景技術】
【０００２】
特定用途の演算処理には、汎用のＣＰＵよりも特定用途向けＩＣ（ＡＳＩＣ，Application Specific IC）やプログラム可能な論理デバイス（ＰＬＤ，Programmable Logic Device）が用いられるが、演算機能の複雑化に伴い、論理回路構成を自由に変更しうるＰＬＤが多用されるようになっている。
【０００３】
論理ゲート数が数万〜数十万の大規模なＰＬＤは、ＦＰＧＡ（Field Programmable Gate Array）と呼ばれているが、ＰＬＤ、ＦＰＧＡ等はいずれもプログラムにより所望の論理回路を再構成可能であることから、プログラマブル論理装置と呼ぶことができる。
【０００４】
プログラマブル論理装置の基本構造は、ゲート回路を形成する基本セルである多数の論理ブロックが、チップ内にマトリックス状に配置され、その論理ブロック周辺には相互接続線が配置されるものである。ここで論理ブロックとは、例えば、ａｎｄゲート、フリップフロップ、ラッチ、インバータ、ｎｏｒゲート、排他的ｏｒゲート等である。
【０００５】
プログラマブル論理装置には、縦方向に延在する相互接続線と横方向に延在する相互接続線が設けられ、縦横の相互接続線が交差する部分には、交点のマトリックスが形成される。かかる交点には、パストランジスタ等のスイッチング素子からなる配線接続手段が交点の数だけ設けられている。
【０００６】
プログラマブル論理装置は、配線接続手段のパストランジスタをオン・オフすることにより、相互接続線間の接続の形態や論理ブロックの入出力線と相互接続線の接続形態を変更し、これにより所望の論理回路の構成を実現している（特許文献１）。
【０００７】
【特許文献１】特開平１１−３１７６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上記スイッチ・マトリックスは、交差する縦配線の数と横配線の数の積に相当する数の配線接続手段が必要となるが、各配線接続手段には、図１(ｃ)に示すように、６方向の接続方向の選択があり、この６方向のそれぞれにパストランジスタ等のスイッチング素子が必要である。したがって、各スイッチ・マトリックスに配置されるスイッチング素子の数は、上記接続ポイント数の６倍ということになる。
【０００９】
スイッチ・マトリックスの数は、論理ブロックの数とともに増大し、縦横配線の数も論理ブロック数に伴って増大する。また、各スイッチング素子のオン・オフの指令は、チップ内のＲＡＭやＲＯＭ等のメモリからの制御信号によって行われるので、メモリとスイッチング素子とを接続し、スイッチング素子に制御信号を送信する配線の数は膨大なものとなる。
【００１０】
論理ブロック間を接続する相互接続配線数が膨大となる上に、上記の制御信号用の配線が膨大となれば、チップ上に占める配線領域の割合が多くなり、論理回路を実現する論理素子の占める面積割合が少なくなる。このためチップの小型化が難しくなるとともに、集積回路の構造が複雑になって、その製造コストが増大することになる。一方において、これを避けるために、ユーザが自由に変更しうる範囲を大幅に制限しなければならないという結果にもなる。
【００１１】
したがって、上記の各スイッチング素子のオン・オフの制御信号を伝える配線数を減らすことができれば、チップの小型化、構造の簡易化、製造コストの低減や回路設計の自由度が増すことができる。
【００１２】
そこで本発明の課題は、複数の論理ブロック間を相互に接続する相互接続配線の接続形態を変更し、所望の論理機能を実現するプログラマブル論理装置おいて、相互接続配線の交差部に形成される交点のマトリクスに設けられるスイッチング素子にオン・オフの制御信号を送信する制御配線の数を大幅に削減することを可能ならしめる相互接続配線切り替え制御信号送信手段、及びかかる手段を備えたプログラマブル論理装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するための本発明のプログラム可能論理装置は、
(１)入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、
前記第１制御信号及び／又は第２制御信号はアナログ多値信号であることを特徴とするものである。ここでアナログ多値信号とは、パルス高さが異なる連続した信号である。かかるアナログ多値信号を制御信号として用いることにより、単一の制御配線で複数の信号を送ることが可能となり、制御配線数を大幅に減少できる。
【００１４】
また、(２)前記第１接続手段及び／又は前記第２接続手段が、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含むことを特徴とする上記(１)項に記載のプログラム可能論理装置である。
【００１５】
また、(３)前記第１接続手段及び／又は前記第２接続手段が、前記１組のディジタル信号により前記相互接続線の接続方向を変換する複数のスイッチング素子を含むことを特徴とする上記(１)又は(２)項に記載のプログラム可能論理装置である。
【００１６】
さらに、上記(１)から(３)項のいずれかに記載のプログラマブル論理装置と同一チップ内に、１組のディジタル信号を前記アナログ多値信号に変換するＤ／Ａ変換手段を備えたことを特徴とするプログラム可能論理装置である。
【００１７】
本発明のプログラム可能論理装置の論理回路構成方法は、複数の論理素子間を相互に接続する第一方向に延在する複数個の第一相互接続線と、該第一方向とは異なる方向に延在する複数個の第二相互接続線と、前記第一相互接続線と前記第二相互接続線との各接続点に接続方向を切り替える複数のスイッチング素子からなるスイッチ回路とを設け、前記スイッチ回路に制御信号を送信し、ユーザの所望する論理回路を構成可能とするプログラム可能論理装置の論理回路構成方法において、
前記制御信号はアナログ多値信号であることを特徴とするものである。
【００１８】
上記の論理回路構成方法は、前記アナログ多値信号を１組のディジタル信号に変換し、前記スイッチ回路を制御することを特徴とするものであってもよい。
【００１９】
また、前記アナログ多値信号は、同一チップ内に設けられたアナログ／ディジタル変換装置により１組のディジタル信号から変換されたものであってもよい。
【発明の効果】
【００２０】
本発明により、複数の論理ブロック間の接続形態を変更して所望の論理機能を実現するプログラマブル論理装置おいて、相互接続配線の交差部のスイッチング素子に、オン・オフの制御信号を送信する制御配線の数を大幅に削減することが可能になった。これにより、プログラマブル論理装置において、チップの小型化、構造の簡易化、製造コストの低減や回路設計の自由度の拡大を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施形態について、図面を参照して説明する。
【００２２】
図１は、本発明のプログラマブル論理装置の構成の一例を模式的に示した図である。図１(ａ)は論理回路の全体構成を示す模式図、図１(ｂ)はその一部の拡大図、図１(ｃ)は各接続ポイントにおける配線接続の説明図である。
本実施形態のプログラマブル論理装置の構成は、一般的なＰＬＤと同様のものであり、図１(ａ)に示すように、基板上に複数のプログラム可能な論理回路素子（ＰＬＥ：Programmable Logic Element）１がマトリックス状に配置され、各ＰＬＥ１間は、相互接続線である縦配線（ＶＬ）２と横配線（ＨＬ）３とで相互に接続されている。図１(ｂ)では、ＰＬＥ１はそれぞれＶＬ２にスイッチを介して接続している。ＶＬ２とＨＬ３との交差部分は、図１(ｂ)に示すように、スイッチ・マトリックス（ＳＷ）４が形成され、ＶＬ２とＨＬ３との交点が接続ポイント５である。
【００２３】
図１(ｃ)に示すように、各接続ポイント５では、両側のＶＬ２ａ，２ｂとＨＬ３ａ，３ｂの４本の相互接続線が交差しており、６通りの接続方向（パターン）がある。このため、１接続ポイントに通常は６個のスイッチング素子Ｓ１〜Ｓ６が配置される。論理回路の再構成は、制御信号をスイッチング素子Ｓ１〜Ｓ６に送信し、これらのスイッチング素子をオン・オフ制御することで行う。
【００２４】
図２は、本発明の一実施例におけるスイッチング素子への制御信号の伝送系統の構成を示した図である。本実施例においては、ＲＡＭ等に格納されているディジタル制御信号６は、Ｄ／Ａ変換部７でパルス高さが異なる連続した信号である多値のアナログ信号に変換される。このアナログ多値信号は信号線８でＡ／Ｄ変換部９に伝送される。
【００２５】
このアナログ多値信号は、スイッチング素子Ｓ１〜Ｓ６の周辺に配置されたＡ／Ｄ変換部９で、複数の２値信号の組合せに変換され、この信号によりスイッチング素子Ｓ１〜Ｓ６のオン・オフ制御が行われ、相互接続線の接続パターンを変更する。
【００２６】
本実施例では、６個のスイッチング素子Ｓ１〜Ｓ６は２グループ（Ｓ１〜Ｓ３とＳ４〜Ｓ６）に分けられ、各グループ毎にＤ／Ａ変換部７ａ，７ｂ、信号線８ａ，８ｂ、及びＡ／Ｄ変換部９ａ，９ｂが配置されている。すなわち、信号線８ａの信号でＳ１〜Ｓ３、信号送線８ｂの信号によりＳ４〜Ｓ６の各３個のスイッチング素子のオン・オフの制御が行われる。
【００２７】
図３は、本実施例におけるＤ／Ａ変換部の構成を示した図である。図のＤ１，Ｄ２，Ｄ３がスイッチ制御信号であり、それぞれスイッチング素子１個にオン・オフの指令を与えるものである。このＤ１〜Ｄ３のディジタル信号の組合せを、一旦多値のアナログ信号に変換することが、このＤ／Ａ変換部の機能である。
【００２８】
Ｄ１〜Ｄ３の信号は、それぞれ対応して配置されたパストランジスタＰ１〜Ｐ３をオン・オフする。パストランジスタＰ０〜Ｐ３のソースには１．５Ｖの電源電圧が３段階に分圧されて印加されている。即ち、Ｐ０には０Ｖ、Ｐ１には０．５Ｖ、Ｐ２には１．０Ｖ、Ｐ３には１．５Ｖの直流電圧がそれぞれ印加されている。また、Ｄ１〜Ｄ３はＮＯＲ回路１１に入力され、その出力はパストランジスタＰ０（電圧レベル０Ｖ）をオン・オフする。
【００２９】
４個のパストランジスタＰ０〜Ｐ３の出力は、クロックゲート１０に並列に入力されており、Ｄ１〜Ｄ３のいずれかがＨの時は、Ｐ１〜Ｐ３の３段階の電圧のいずれかがクロックゲート１０に印加される。Ｄ１〜Ｄ３のすべてがＬの時は０電圧が印加される。クロックゲート１０はクロックパルスによって作動し、ゲート１０の出力信号Ａ１は、３水準の高さのパルスが連続した多値のアナログ信号となる。
【００３０】
図４及び図５は、本実施例におけるＡ／Ｄ変換部の構成を示した図である。図４は論理閾値制御を行なうインバータアレイの構成を、図５(ａ)は各インバータの作動特性を、図５(ｂ)はインバータの構成を示した図である。
【００３１】
図３に示したＤ／Ａ変換部からの信号Ａ１は、それぞれ閾値電圧の異なる３個のインバータＩＮＶ１〜ＩＮＶ３に並列に入力される。これらのインバータの作動電圧の閾値は、図５(ａ)に示すように、それぞれ１．２５Ｖ，０．７５Ｖ，０．２５Ｖの３レベルに設定されている。なおインバータは、図５(ｂ)に示すように本実施例ではＣＭＯＳトランジスタであり、その閾値電圧は、これを構成するＮＭＯＳとＰＭＯＳの一方又は双方のゲート幅（Ｗ）／ゲート長（Ｌ）比で任意に変えられる。したがって、上述のような閾値電圧の異なるインバータを、基板上に並べて形成することは何ら困難ではない。
【００３２】
このインバータアレイにおいて、ＩＮＶ１の出力側にはＮＯＴ回路１４が、ＩＮＶ２及びＩＮＶ３の出力側にはＮＯＲ回路１２及び１３が接続されて、それぞれＳ１〜Ｓ３のディジタル信号を出力する。図６は、かかる構成のＡ／Ｄ変換部の論理回路の特性を示す真理値表である。
【００３３】
まず、Ａ１の信号が１．５Ｖの場合、ＩＮＶ１〜ＩＮＶ３の出力は全てＬとなる。Ｓ１の信号は、ＮＯＴ回路１４でＬ→Ｈに変換されるから、Ｓ１の信号はＨであるが、ＮＯＲ回路１２の入力は（Ｈ，Ｌ）である。ＮＯＲ回路１３の入力は（Ｈ，Ｌ，Ｌ）であるから、Ｓ２及びＳ３の信号はともにＬである。
【００３４】
Ａ１の信号が１．０Ｖの場合、ＩＮＶ１〜ＩＮＶ３の出力は（Ｈ，Ｌ，Ｌ）であり、Ｓ１の信号はＬとなる。ＮＯＲ回路１２の入力は（Ｌ，Ｌ）であるから、Ｓ２はＨとなる。ＮＯＲ回路１３の入力は（Ｌ，Ｈ，Ｌ）であるから、Ｓ３はＬとなる。
【００３５】
Ａ１の信号が０．５Ｖの場合には、ＩＮＶ１〜ＩＮＶ３の出力は（Ｈ，Ｈ，Ｌ）である。Ｓ１の信号はＬとなり、ＮＯＲ回路１２の入力は（Ｌ，Ｈ）であるから、Ｓ２はＬとなる。ＮＯＲ回路１３の入力は（Ｌ，Ｌ，Ｌ）であるから、Ｓ３はＨとなる。Ａ１の信号が０Ｖの場合には、ＩＮＶ１〜ＩＮＶ３の出力は（Ｈ，Ｈ，Ｈ）でＳ１〜Ｓ３の信号はともにＬとなる。
【００３６】
したがって、Ｄ／Ａ変換部７からの出力である多値アナログ信号Ａ１のパルス高さが、１．５Ｖ，１．０Ｖ，０．５Ｖのいずれであるかによって、それぞれＳ１，Ｓ２，Ｓ３のスイッチング素子のいずれか１個のみがオンになり、多値アナログ信号が０Ｖの時は、Ｓ１〜Ｓ３の全てがオフになる。
【００３７】
一方、Ｄ／Ａ変換部７に入力されるスイッチ制御信号Ｄ１，Ｄ２，Ｄ３は、多値アナログ信号Ａ１のパルス高さを、それぞれ１．５Ｖ，１．０Ｖ，０．５Ｖのいずれかのレベルにするから、Ｄ１，Ｄ２，Ｄ３の信号で、スイッチング素子Ｓ１，Ｓ２．Ｓ３のオン・オフを制御することと等価になる。
【００３８】
Ａ／Ｄ変換部９は、図１(ｂ)に示したスイッチ・マトリックス４の領域内で、スイッチング素子の周辺に形成できるから、その間の配線に殆どスペースを要しない。すなわち、３個のスイッチング素子に対して、Ａ１の多値アナログ信号を伝送する１本の伝送線を設ければよいことになる。したがって、３個のスイッチング素子のそれぞれに配線して、スイッチ制御信号を伝送するという従来の方式と比較すると、制御信号配線の数を大幅に減ずることができ、これにより、チップの小型化、配線構造の簡略化や設計自由度の拡大等に与える効果は大きい。
【００３９】
以上、本実施例においては３水準の高さのパルスを用いたが、本発明はこれに限定されるものではない。２水準の高さのパルスや、４水準以上のパルスの高さのパルスであってもよい。例えば、２水準の高さのパルスを実現するには、パルスの高さを１．５Ｖ、０．７５Ｖとし、Ａ／Ｄ変換部の構成要素である閾値を１．１Ｖ、０．４Ｖに設定すればよい。
【図面の簡単な説明】
【００４０】
【図１】本発明のプログラマブル論理装置の構成の一例を模式的に示した図である。
【図２】本発明の一実施例におけるスイッチング素子への制御信号の伝送系統の構成を示した図である。
【図３】本実施例におけるＤ／Ａ変換部の構成を示した図である。
【図４】本実施例におけるＡ／Ｄ変換部のインバータアレイの構成を示した図である。
【図５】本実施例におけるＡ／Ｄ変換部のインバータアレイの動作特性を示した図である。
【図６】本実施例におけるＡ／Ｄ変換部の論理回路の特性を示す真理値表である。
【符号の説明】
【００４１】
１ 論理回路素子（ＰＬＥ）
２ 縦配線（ＶＬ）
３ 横配線（ＨＬ）
４ スイッチ・マトリックス（ＳＷ）
５ 接続ポイント
６ ディジタル制御信号
７，７ａ，７ｂ Ｄ／Ａ変換部
８，８ａ，８ｂ 信号線
９，９ａ，９ｂ Ａ／Ｄ変換部
１０ クロックゲート
１１，１２，１３ ＮＯＲ回路
１４ ＮＯＴ回路
【特許請求の範囲】
【請求項１】
入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、
前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、
前記第１制御信号及び／又は第２制御信号はアナログ多値信号であることを特徴とするプログラム可能論理装置。
【請求項２】
前記第１接続手段及び／又は前記第２接続手段は、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含むことを特徴とする請求項１に記載のプログラム可能論理装置。
【請求項３】
前記第１接続手段及び／又は前記第２接続手段は、前記１組のディジタル信号により前記相互接続線の接続方向を変換する複数のスイッチング素子を含むことを特徴とする請求項１又は２に記載のプログラム可能論理装置。
【請求項４】
請求項１から請求項３のいずれかに記載のプログラマブル論理装置と同一チップ内に、１組のディジタル信号を前記アナログ多値信号に変換するＤ／Ａ変換手段を備えたことを特徴とするプログラム可能論理装置。
【請求項５】
複数の論理素子間を相互に接続する第一方向に延在する複数個の第一相互接続線と、該第一方向とは異なる方向に延在する複数個の第二相互接続線と、前記第一相互接続線と前記第二相互接続線との各接続点に接続方向を切り替える複数のスイッチング素子からなるスイッチ回路とを設け、前記スイッチ回路に制御信号を送信し、ユーザの所望する論理回路を構成可能とするプログラム可能論理装置の論理回路構成方法において、
前記制御信号はアナログ多値信号であることを特徴とするプログラム可能論理装置の論理回路構成方法。
【請求項６】
前記アナログ多値信号を１組のディジタル信号に変換し、前記スイッチ回路を制御することを特徴とする請求項５に記載のプログラム可能論理装置の論理回路構成方法。
【請求項７】
前記アナログ多値信号は、同一チップ内に設けられたディジタル／アナログ変換装置により１組のディジタル信号から変換されたものであることを特徴とする請求項５又は６に記載のプログラム可能論理装置の論理回路構成方法。
【請求項１】
入出力リードを備えた複数個の論理素子、該論理素子間を相互に接続する相互接続線、
前記入出力リードを前記相互接続線に第１制御信号によって接続させる第１接続手段と、前記相互接続線を互いに第２制御信号によって接続させるプログラム可能な第２接続手段とを備えたプログラム可能論理装置において、
前記第１制御信号及び／又は第２制御信号はアナログ多値信号であることを特徴とするプログラム可能論理装置。
【請求項２】
前記第１接続手段及び／又は前記第２接続手段は、アナログ多値信号を１組のディジタル信号に変換するＡ／Ｄ変換手段を含むことを特徴とする請求項１に記載のプログラム可能論理装置。
【請求項３】
前記第１接続手段及び／又は前記第２接続手段は、前記１組のディジタル信号により前記相互接続線の接続方向を変換する複数のスイッチング素子を含むことを特徴とする請求項１又は２に記載のプログラム可能論理装置。
【請求項４】
請求項１から請求項３のいずれかに記載のプログラマブル論理装置と同一チップ内に、１組のディジタル信号を前記アナログ多値信号に変換するＤ／Ａ変換手段を備えたことを特徴とするプログラム可能論理装置。
【請求項５】
複数の論理素子間を相互に接続する第一方向に延在する複数個の第一相互接続線と、該第一方向とは異なる方向に延在する複数個の第二相互接続線と、前記第一相互接続線と前記第二相互接続線との各接続点に接続方向を切り替える複数のスイッチング素子からなるスイッチ回路とを設け、前記スイッチ回路に制御信号を送信し、ユーザの所望する論理回路を構成可能とするプログラム可能論理装置の論理回路構成方法において、
前記制御信号はアナログ多値信号であることを特徴とするプログラム可能論理装置の論理回路構成方法。
【請求項６】
前記アナログ多値信号を１組のディジタル信号に変換し、前記スイッチ回路を制御することを特徴とする請求項５に記載のプログラム可能論理装置の論理回路構成方法。
【請求項７】
前記アナログ多値信号は、同一チップ内に設けられたディジタル／アナログ変換装置により１組のディジタル信号から変換されたものであることを特徴とする請求項５又は６に記載のプログラム可能論理装置の論理回路構成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−３２５０１７（Ｐ２００６−３２５０１７Ａ）
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００５−１４７０５２（Ｐ２００５−１４７０５２）
【出願日】平成１７年５月１９日（２００５．５．１９）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１７年５月１９日（２００５．５．１９）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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