【課題】デッドタイムを適切に設定し、貫通電流を防止する。
【解決手段】出力バッファ１０は、電源端子１０２と接地端子ＧＮＤの間に直列に接続された、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を含む。遅延回路１２は、信号レベルが、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２のオン、オフに対応づけられて切り替わるパルス信号Ｓ０を受ける。遅延回路１２は、パルス信号Ｓ０に遅延を与えることにより、異なる遅延を有する第１パルス信号Ｓ１、第２パルス信号Ｓ２を生成する。ＮＡＮＤ回路１４は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理積に応じた信号をハイサイドトランジスタＭ１のゲートに与える。ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和に応じた信号をローサイドトランジスタＭ２の他方のゲートに与える。 （もっと読む）

【課題】本発明は、出力トランジスタのスイッチング制御に伴う不要輻射ノイズを低減するとともに、出力トランジスタのゲート浮きに起因する貫通電流の発生を防止することが可能な負荷駆動装置を提供することを目的とする。
【解決手段】本発明に係る負荷駆動装置は、負荷Ｌに駆動電流を出力するトランジスタＱ１、Ｑ２と；制御信号Ｓ１、Ｓ２に基づいてトランジスタＱ１、Ｑ２のゲート電圧を出力するトランジスタＰ１、Ｎ１及びトランジスタＰ２、Ｎ２と；トランジスタＰ１、Ｐ２の電源側に接続された定電流源Ｉ１ａ、Ｉ２ａと；トランジスタＮ１、Ｎ２の接地側に各々接続された定電流源Ｉ１ｂ、Ｉ２ｂと；制御信号Ｓ２、Ｓ１に基づいて定電流源Ｉ１ａ、Ｉ２ｂを短絡するスイッチＳＷ１、ＳＷ２と；トランジスタＱ１、Ｑ２の同時オンを防止するように制御信号Ｓ１、Ｓ２を生成する同時オン防止回路ＣＴＲＬと；を有して成る。 （もっと読む）

【課題】 スイッチングレギュレータの消費電力を小さくする。
【解決手段】 バッファ駆動回路４１が、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２を別々に駆動し、また、 ＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３を別々に駆動する。よって、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２が同時にオンすることがなくなり、また、ＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３が同時にオンすることがなくなるので、貫通電流が流れなくなり、スイッチングレギュレータの消費電力が小さくなる。 （もっと読む）

【課題】インバータの貫通電流を抑制し、かつ高速動作が可能なチョッパ型コンパレータを提供する。
【解決手段】アナログ入力期間に、スイッチ１４を閉じて入力信号ＶＩＮをノードＮＡに与えると共に、スイッチ１７，２３，２６を閉じてインバータ２０に並列にＰＭＯＳ２１とＮＭＯＳ２４を接続する。これにより、インバータ２０の駆動能力が増加し、ノードＮＢ，ＮＣの電位は、短時間でインバータの閾値電位に設定される。その後、比較動作期間に、スイッチ１４，１７，２３，２６を開くと共に、スイッチ２２，２５を閉じてインバータ２０からＰＭＯＳ２１とＮＭＯＳ２４を切り離す。更にスイッチ１３を閉じてノードＮＡに基準電圧ＶＲＥＦを与えると、基準電圧ＶＲＥＦとアナログ信号ＶＩＮの電位差が、低消費電力のインバータ２０，３０で増幅され、比較結果の出力信号ＯＵＴが出力される。 （もっと読む）

【課題】リカバリー損失を低減させつつ、貫通電流が大きく流れるのを防止できるスイッチング素子制御装置の提供。
【解決手段】本発明は、直列に接続された第１スイッチング素子１１及び第２スイッチング素子１２と、第１スイッチング素子のゲートとソース間の電圧を検出するゲート・ソース間電圧検出手段（１３０Ａ、１３０Ｂ）とを備え、ゲート・ソース間電圧検出手段の出力結果に基づいて、第１スイッチング素子のターンオンの際に生ずる第１スイッチング素子のゲート・ミラー容量への充電を検出し、該充電の検出結果に基づいて、第２スイッチング素子のターンオフのタイミングを調整することを特徴とする。 （もっと読む）

【課題】ＬＳＩ用の駆動回路で周囲の温度変化による遅延量の変動を抑制する。
【解決手段】入力信号ＩＮを反転増幅する２段のＣＭＯＳインバータ１，２に加えて、入力信号ＩＮの立上りを検出して周囲温度に依存したパルス幅の立上りエッジ検出信号Ｓ３を出力する立上りエッジ検出部３と、この立上りエッジ検出信号Ｓ３に従って出力ノードＮＯを電源電位ＶＤＤに駆動するＰＭＯＳ５と、入力信号ＩＮの立下りを検出して周囲温度に依存したパルス幅の立下りエッジ検出信号Ｓ４を出力する立下りエッジ検出部４と、この立下りエッジ検出信号Ｓ４に従って出力ノードＮＯを接地電位ＧＮＤに駆動するＮＭＯＳ６を設ける。周囲温度が上昇してＣＭＯＳインバータ１，２の遅延時間が長くなると、立上りエッジ検出信号Ｓ３等のパルス幅も大きくなり、ＰＭＯＳ５等による補助の駆動で遅延時間が短縮される。 （もっと読む）

【課題】入力信号に対する応答速度を低下させることなく、貫通電流を有効に抑制することが可能な駆動回路を提供すること。
【解決手段】電源と出力端子との間に接続された第１トランジスタと、前記出力端子と接地との間に接続された第２トランジスタと、前記第１トランジスタと並列接続された第３トランジスタとを備え、第１制御部は、入力信号の第１信号レベルに応答して、前記第３トランジスタをオン状態とすると共に前記第１トランジスタを一時的にオン状態に制御し、前記入力信号の第２信号レベルに応答して前記第１及び第３トランジスタをオフ状態に制御する。第２制御部は、前記入力信号の前記第１信号レベル（Ｈ）に応答して前記第２トランジスタをオフ状態に制御し、前記入力信号の前記第２信号レベル（Ｌ）に応答して前記第２トランジスタをオン状態に制御する。 （もっと読む）

【課題】電源の立ち上げ順序やタイミングなどに影響されず内部回路を正常に初期化でき、電源の立ち上げ、立ち下げ時貫通電流を抑制する半導体装置を提供する。
【解決手段】内部回路１０２を動作させる内部電源発生回路１００が内部回路１０２を動作可能となる電圧となったことを内部電源検出回路１０３で検出し、リセット回路２０２とインターフェイス１回路２０３をＩＯ１電源２００がリセット回路２０２とインターフェイス１回路２０３を動作可能となる電圧となったことをＩＯ１電源検出回路２０４で検出し、内部電源検出回路１０３の検出信号１０４とＩＯ１電源検出回路２０４の検出信号２０５から入出力許可信号生成回路Ａ１０５および入出力許可信号生成回路Ｂ２０６において入出力許可信号１０６ａおよび２０７を生成し、入出力制御回路４００の内部回路１０２とリセット回路２０２およびインターフェイス１回路２０３間の信号の伝播と遮断の制御を行う。 （もっと読む）

【課題】従来発生していたｄｖ／ｄｔ貫通電流および過電流による電力損失を抑止することができるゲート駆動装置を提供する。
【解決手段】第１パワーＭＯＳトランジスタ１を遮断する遮断回路２４において、ゲート電荷を放電する電流が異なる２つの遮断回路を備え、第１パワーＭＯＳトランジスタ１が遮断状態で第２パワーＭＯＳトランジスタ２が遮断から導通状態となると同時に、第１パワーＭＯＳトランジスタ１を、ゲート電荷を放電する電流が大きい遮断回路により完全に遮断する。 （もっと読む）

【課題】トランジスタを含むアナログ回路シミュレーションにおいて、シミュレーション回路を変更することなく回路中の貫通電流を検知できるハイインピーダンス検出方法を提供することを目的とする。
【解決手段】回路中の全ノードに対し、ハイインピーダンス状態になる条件が存在するかどうかを解析する工程を有する。また回路中の全ノードに対し、ハイインピーダンス状態により貫通電流が生じる条件が存在するかどうか解析する工程を有する。またハイインピーダンス状態になる条件と、ハイインピーダンス状態により貫通電流が生じる条件がシミュレーション実行中に成立するかどうかを検出する工程を有する。 （もっと読む）

【課題】ＣＭＯＳインバータの駆動回路において回路規模を拡大せずに貫通電流を防止する。
【解決手段】ＣＭＯＳインバータ出力回路１はＭＯＳトランジスタＭ11及びＭ12からなる。インバータ駆動回路２は、ＭＯＳトランジスタＭ21及びＭ22からなる第１のＣＭＯＳ回路21と、ＭＯＳトランジスタＭ31及びＭ32からなる第２のＣＭＯＳ回路22とからなる。ＭＯＳトランジスタＭ11，Ｍ12の各々のゲート入力容量をＣ11，Ｃ12、ＭＯＳトランジスタＭ21，Ｍ22，Ｍ31，Ｍ32の各々のオン抵抗をＲ21，Ｒ22，Ｒ31，Ｒ32とすると、Ｒ32・Ｃ12＜Ｒ22・Ｃ11かつＲ21・Ｃ11＜Ｒ31・Ｃ12となるように、設定する。ＭＯＳトランジスタＭ11，Ｍ12の各々がオンになるタイミングは、Ｍ12，Ｍ11がオフになるタイミングよりも遅れるため、ＭＯＳトランジスタＭ11及びＭ12が同時にオンにならず、貫通電流は発生しない。 （もっと読む）

【課題】差動信号制御回路における貫通電流を完全に排除し、かつ位相の揃った差動出力信号を出力することを可能とする。
【解決手段】差動入力信号（Ａi，Ｂi）を入力して差動出力信号（Ａo，Ｂo）の各々を出力するための２つのプッシュプル回路（ＮＭＯＳトランジスタＮ１，Ｎ２とＰＭＯＳトランジスタＰ１，Ｐ２からなる）を備えた差動信号制御回路において、差動出力信号の出力レベルが反転する際に、各プッシュプル回路が必ずハイインピーダンス状態を経由するようにするために、一方の差動入力信号を遅延する第１の遅延回路１１と、他方の差動入力信号を遅延する第２の遅延回路１２と、これらの第１，第２の遅延回路１１，１２の出力と差動入力信号とを入力して各プッシュプル回路を制御するための制御信号を出力する条件判定回路１０を備えた。 （もっと読む）

【課題】カレントミラー型レベル変換回路では、常にリーク電流（貫通電流）が流れることになり、このリーク電流が消費電力の増大の要因になる。
【解決手段】第１の振幅のクロック信号ｃｋを第２の振幅のクロック信号ｏｕｔにレベル変換するレベル変換回路２０において、Ｎｃｈの駆動ＭＯＳトランジスタｎ２１およびＰｃｈの駆動ＭＯＳトランジスタｐ２１からなる相補性回路２１を基本回路とし、これら駆動ＭＯＳトランジスタｎ２１，ｐ２１のゲート−ドレイン間にスイッチングＭＯＳトランジスタｎ２３，ｐ２３を接続する。そして、これらスイッチングＭＯＳトランジスタｎ２３，ｐ２３の作用によって駆動ＭＯＳトランジスタｎ２１，ｐ２１の各閾値をキャンセルし、当該駆動ＭＯＳトランジスタｎ２１，ｐ２１に電流が流れないところに動作点を設定して、相補性回路２１にリーク電流（貫通電流）が流れないようにする。 （もっと読む）

【課題】スイッチング素子と同期整流素子との同時オン状態を防止すると共に、デッドタイムを短くする。
【解決手段】ＲＳＦＦ６０は、同期整流方式のＤＣ−ＤＣコンバータにおけるスイッチング素子であるＭＯＳＦＥＴ３３のドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子であるＭＯＳＦＥＴ３４のドレイン−ソース間をオン状態へと遷移させるためにＭＯＳＦＥＴ３４のゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する。双方向シフトレジスタ８０は、デッドタイム生成回路１０が遅延させている当該印加信号の遅延時間を、この検出の結果に基づいて制御する。 （もっと読む）

【課題】 電圧制御回路を駆動するための駆動電流を無くし、消費電流を削減することができる電圧制御回路を提供する。
【解決手段】 参照電圧と同電圧の出力電圧を安定的に出力するための電圧制御回路であって、出力電圧の出力端に接続するＮ型ＭＯＳＦＥＴからなる充電素子と、出力電圧の出力端に接続するＰ型ＭＯＳＦＥＴからなる放電素子と、参照電圧に基づいて参照電圧にＮ型ＭＯＳＦＥＴの閾値電圧を加えた充電制御電圧を貫通電流の伴わない充放電により生成し、充電制御電圧を充電素子のゲートに入力する充電制御回路と、参照電圧に基づいて参照電圧からＰ型ＭＯＳＦＥＴの閾値電圧を引いた放電制御電圧を貫通電流の伴わない充放電により生成し、放電制御電圧を放電素子のゲートに入力する放電制御回路と、を備える。 （もっと読む）

【課題】 安定したデッドタイムが得られる電源回路および半導体集積装置を提供する。
【解決手段】 入力電源電圧ＶＩＮと基準電位ＰＧＮＤ間に接続された第１および第２トランジスタ１１、１２を有する出力回路１３と、繰り返し信号Ｖｏｓｃを出力する信号発生回路と１４、所定のオフセット信号Ｖｓを出力するオフセット信号発生回路１６と、繰り返し信号Ｖｏｓｃと所定の基準信号Ｖｅｒとを比較し、繰り返し信号Ｖｏｓｃが基準信号Ｖｅｒより高くなる期間に第１トランジスタ１１をオフさせる第１制御信号を出力する第１コンパレータ１７と、繰り返し信号Ｖｏｓｃをオフセット信号Ｖｓによりレベルシフトした信号と基準信号Ｖｅｒとを比較し、レベルシフトした信号が基準信号Ｖｅｒより高くなる期間に第２トランジスタをオンさせる第２制御信号を出力する第２コンパレータ１８とを具備する。 （もっと読む）

【課題】 ＤＣ−ＤＣコンバータ回路の初期化回路において、前記ＤＣ−ＤＣコンバータ回路内で生成した電圧を自己電源として、電圧発生回路の駆動用バッファ回路電源として使用する構成の場合、電源立遮断時に出力電圧を確実に立ち下げ、貫通電流が流れることを防止する
【解決手段】 電源回路において、電圧発生回路４の出力１５に接続され、初期化時に外部電源入力１と前記出力を導通するＰｃｈトランジスタ１３と、前記出力に接続され、前記出力立ち下げ時に前記出力と接地電位間を導通するＮｃｈトランジスタ１４と、スイッチ１７と、前記電圧発生回路から前記スイッチを経由して電源電圧を供給され、前記Ｐｃｈトランジスタのゲート１２を駆動する駆動回路７とを有し、前記スイッチは、前記電圧発生回路の出力電圧が所定値以下のときに非接続状態となるよう構成された電源初期化回路６０を含む。 （もっと読む）

【課題】貫通電流を低減することにより、ノイズを防止する。
【解決手段】出力回路用電源Ｖｓおよび論理回路用電源ＶＤＤの２つ以上の電源を接続する多出力の負荷駆動装置において、動作中に出力回路用電源電圧ＶＤＤＨだけを下げても出力回路部と論理回路部とが独立になっているため、論理回路部が停止せず再起動などの操作が不要なことに着目し、出力回路部の出力段トランジスタの切り替えタイミングの前に出力回路用電源電圧ＶＤＤＨを通常の電圧よりも一瞬下げることにより、出力回路用電源Ｖｓ−出力回路用グラウンドＧＮＤ１間の寄生容量に蓄えられた電荷および電圧を低減し、貫通電流を低減する。これにより、ノイズが防止される。 （もっと読む）

【課題】 レベルシフト回路の信号変化時における貫通電流を削減する。
【解決手段】 インバータ１２、ＮＭＯＳ１３，１４、及びＰＭＯＳ１５，１７で構成された従来のレベルシフト回路に対して、このＰＭＯＳ１５，１７と電源電圧ＶＣＣの間にＰＭＯＳ１６，１８を挿入する。ＰＭＯＳ１６，１８のゲートには、入力信号ＩＮが変化する時に“Ｈ”となる制御信号ＳＯを、それぞれ抵抗１９，２１を介して与える。更に、抵抗１９，２１に並列にＮＭＯＳ２０，２２を接続し、これらのＮＭＯＳ２０，２２をそれぞれノードＮＡ，ＮＢの信号でオン／オフ制御する。これにより、ＰＭＯＳ１６，１８がオン状態になるタイミングが制御され、貫通電流が削減される。 （もっと読む）

【課題】 内部回路に供給される高電位側電源が未投入の場合でも、出力バッファ回路の誤動作や貫通電流の発生を抑制する。
【解決手段】 半導体集積回路１には、内部回路部１１、出力バッファ回路部１２、及び出力レベル制御部３が設けられている。内部回路部１１には第１の高電位側電源Ｖｄｄ１が供給され、出力バッファ回路部１２には第２の高電位側電源が供給される。第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合、出力レベル制御部３は出力バッファ回路部１２から出力される出力信号ＯＵＴを所定のレベルに制御する。 （もっと読む）