【課題】 電力消費をより低く抑えることができるＣＭＯＳ回路を提供する。
【解決手段】 電源２とＣＭＯＳ論理回路部１０との間にはコンデンサＣが直列接続されている。このため、電源２からＣＭＯＳ論理回路部１０に直流電流（すなわち、貫通電流Ｉ_DD）が流れることを抑制することができる。一方で、入力信号Ｖ_inとして定常的に時間的変動を伴う信号（ダイナミックな信号）が入力されるため、コンデンサＣは放充電を繰り返すこととなり、当該コンデンサＣに蓄積される電荷量Ｃ_strの増減により、ＣＭＯＳ論理回路部１０が従来と同様に動作する。 （もっと読む）

【課題】 １個の外部制御端子を用いてデッドタイムコントロール回路を制御し、ハイサイド側のスイッチング素子及びローサイド側のスイッチング素子を同時にオフするデッドタイムを設ける。
【解決手段】 ドライバ部１は、信号入力回路２、デッドタイムコントロール部５、ドライブ回路６ａ、ドライブ回路６ｂ、ハイサイド側Ｎｃｈ パワーＭＯＳトランジスタＨＮＴ、及びローサイド側Ｎｃｈ パワーＭＯＳトランジスタＬＮＴから構成されている。デッドタイムコントロール部５は、デッドタイムコントロール回路３及びデッドタイムコントロール回路４を有し、外部制御端子（１個）から入力される信号にもとづいて、ハイサイド側Ｎｃｈ パワーＭＯＳトランジスタＨＮＴ及びローサイド側Ｎｃｈ パワートランジスタＬＮＴが同時に“ＯＦＦ”するようにデッドタイムコントロールを行う。 （もっと読む）

【課題】 貫通電流を防止するクロック回路を提供すること。
【解決手段】 クロック信号供給回路１０と、これに接続された論理ゲートＡＮＤ１及びＡＮＤ２と、これに接続された複数段のクロックドライバ回路Ｂ２〜Ｂ１１と、最終段に接続されたクロック信号被供給回路１３〜１８と、論理ゲートＡＮＤ１及びＡＮＤ２に制御信号を入力する制御回路１１及び１２とを備えている。クロックドライバ回路Ｂ１〜Ｂ１１は、ともにＣＭＯＳインバータ回路構成の第１のインバータ回路ＩＮＶ１及びＩＮＶ２と、振幅制御回路ＣＴ１とで構成されている。第１のインバータ回路ＩＮＶ１は、基板に高電位側電源電圧ＶＤＤよりも高い電圧が印加されるｐ型ＦＥＴ（Ｐ１）を具備している。振幅制御回路ＣＴ１は、２つのｎ型ＦＥＴ（Ｎ３及びＮ４）で構成されている。 （もっと読む）

【課題】 誘導性負荷を駆動する場合において出力信号にオーバーシュートおよびアンダーシュートが発生するのを防止することができる出力バッファ回路を提供する。
【解決手段】 Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２がＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１をＯＮ状態からＯＦＦ状態に移行させるように駆動する過程において、誘導性負荷に発生する逆起電力により出力信号Ｖｏｕｔが変化し、インバータＸ８の閾値レベルを越えると、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２の利得を低下させる制御が行われるようにした。 （もっと読む）

【課題】 従来の電源検出回路は、電源立ち上がり状態によってはパワーオンリセット信号を確実に生成することが難しい場合があった。
【解決手段】 電源電圧の信号を第１のしきい値と比較する第１の比較ブロック１と、該第１の比較ブロックの出力信号により第１のキャパシタＣ１の充電を制御する充電制御ブロック３と、前記キャパシタの電荷を第２のしきい値と比較して電源検出信号を生成する第２の比較ブロック４と、を備える電源検出回路であって、前記充電制御ブロックと前記第１のキャパシタとの間に第２のキャパシタＣ２を設けるように構成する。 （もっと読む）

【課題】 流れる電流のピーク値を小さくすることができ、複数個を設けた場合であっても電源電圧が低下する虞のない駆動回路を提供し、この駆動回路を複数備える駆動装置を提供する。また、電流のピーク値が小さい駆動装置により圧電素子を駆動し、圧電素子に与えられる駆動電圧が低下することなく、所望の電圧を確実に圧電素子に印加することができるインクジェットヘッドを提供する。
【解決手段】 並列に接続されたＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と、並列に接続されたＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に直列に接続する。例えば、駆動電圧出力端子７１に接続された負荷にＶＤＤ２を与える場合に、まず、ＰＭＯＳトランジスタＰ１をオンし、その後、駆動電圧出力端子７１の電位を比較器６５、６６にて比較して、比較結果に応じてＰＭＯＳトランジスタＰ２、Ｐ３を順次オンしていく。 （もっと読む）

【課題】電源電圧が低下するに連れて遅延時間が長くなる遅延回路を提供する。
【解決手段】遅延回路は、電源電圧より低い定電圧を生成する定電圧生成回路と、前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、前記電源電圧から前記定電圧を減じた電圧に比例した第１電流を出力する第１電流源と、前記第１電流又は前記第２電流によって充電又は放電されるキャパシタと、入力信号に応じて前記第１電流源及び前記第２電流源の動作を相補的に切り替えるスイッチと、前記キャパシタに充電された電圧に応じて動作し、前記入力信号より遅延した出力信号を出力する遅延生成回路とを備える。 （もっと読む）

【課題】 複数の電源電位が供給されて動作する半導体集積回路において、２種類の電源電位の内の一方のみが供給されているときに、レベルシフト回路に貫通電流が流れるのを防止する。
【解決手段】 この半導体集積回路は、第１の電源電位が供給されたときに動作する内部回路１０及びインバータ２０と、これらの出力信号を２つの入力端子に入力し、入力された信号のレベルをシフトさせたレベルシフト信号を２つの出力端子においてそれぞれ生成して一方の出力端子から出力するレベルシフト回路３０と、レベルシフト回路から出力されるレベルシフト信号に基づいて動作する出力回路４０と、第２の電源電位が供給され第１の電源電位が供給されていないときに、レベルシフト回路の２つの入力端子、又は、一方の入力端子と一方の出力端子の電位を固定する電位固定回路５０等とを具備する。 （もっと読む）

【課題】 各温度で最適なデッドタイムを得ることができる温度特性調整機能を有し、又は、回路が大型化しコスト的に不利になることが無く、又は、デッドタイムの高精度な制御が可能なデッドタイム制御回路を提供する。
【解決手段】 基準電圧発生回路１と、オペアンプ２、トランジスタ１１と抵抗３からなる電圧−電流変換部１０と、カレントミラーと、遅延回路８及びＡＮＤ回路９とを具備するデッドタイム制御回路において、負の温度特性を有する基準電圧発生回路１の出力電圧を電圧−電流変換部１０によって電流変換し、その電流をカレントミラーによって伝達し、遅延回路８を構成する少なくとも１つのインバータに流れる電流を制御している。 （もっと読む）

【課題】ＣＭＯＳ回路のようなトーテンポール接続を採用した回路の貫通電流を小さくすると同時に定常動作時における過電流を制限する。
【解決手段】トーテンポール接続したＰＭＯＳトランジスタ（Ｐ１）、ＮＭＯＳトランジスタ（Ｎ１）のソース側にそれぞれ第１、第４の抵抗（Ｒ１、Ｒ４）を接続する。ＰＭＯＳトランジスタのゲートに入力信号端子（３）と電源電位との間に直列接続した第２、第３の抵抗（Ｒ２、Ｒ３）の相互接続点の電圧を印加する。ＮＭＯＳトランジスタのゲートに入力信号端子と接地電位との間に直列接続した第５、第６の抵抗（Ｒ５、Ｒ６）の相互接続点の電圧を印加する。入力信号が高レベルである場合にはＮＭＯＳトランジスタは導通、ＰＭＯＳトランジスタは非導通、入力信号が低レベルである場合にはＮＭＯＳトランジスタは非導通、ＰＭＯＳトランジスタは導通となるように各抵抗の値を決定する。 （もっと読む）

【課題】ハーフブリッジ構成で接続された、ハイ側とロー側のＭＯＳＦＥＴのようなスイッチング素子（５０，５２）を駆動する自励発振回路を提供する。
【解決手段】この回路は、持続時間すなわち幅を変える交互に切り替わるゲートパルスを提供することによりスイッチング素子（５０，５２）を交互にターンオンする。そのパルスは、相互誘導を防止するため、デッドタイムにより分離される。起動されると、パルスは最小持続時間のゼロから最大持続時間に増加し、デッドタイムの持続時間は同時にその最小持続時間に減少し、ソフトスタートを与える。その回路は、各サイクルが、立ち上がり部分と、続いてロー部分に向かう立ち下がりエッジとを含む周期信号を供給するため、発振器（６０）を含む。参照回路（９０）は、可変参照信号を供給する。比較器（１００）は、周期信号と可変参照信号とに対して応答し、そのパルス幅が参照信号に比例するパルス出力信号を供給する。 （もっと読む）

【課題】信号のレベル切り替え時に生じる貫通電流を防止することで、低消費電力のレベルシフタ回路を提供する。
【解決手段】入力１０１の信号レベルが切り替わる際に流れる貫通電流を防ぐため、Ｐチャネル型ＴＦＴ１１０，１０９，Ｎチャネル型ＴＦＴ１０８または、Ｐチャネル型ＴＦＴ１１６，１１５，ＮチャネルＴＦＴ１０４が同時にオンしないように、Ｐチャネル型ＴＦＴ１０９，１１５を制御する。ＮチャネルＴＦＴ１１７のゲートにハイレベル信号が入力し、ＮチャネルＴＦＴ１１７がオンする瞬間にはＰチャネル型ＴＦＴ１０９をオフしておく。同様に、ＮチャネルＴＦＴ１１４がオンする瞬間にはＰチャネル型ＴＦＴ１１５をオフさせておく。Ｐチャネル型ＴＦＴ１１０，１０９，Ｎチャネル型ＴＦＴ１０８または、Ｐチャネル型ＴＦＴ１１６，１１５，ＮチャネルＴＦＴ１０４を同時にオンさせないことにより、貫通電流の流れる経路を遮断する。 （もっと読む）

【課題】本発明は、トリミング素子のトリミング状態に依らず、消費電流を低減することが可能なトリミング回路を提供することを目的とする。
【解決手段】本発明に係るトリミング回路は、フューズＦと；電源ラインとフューズＦとの間に接続されたスイッチＴｒ１と；その出力信号がトリミングデータＯＵＴとして引き出されるラッチ回路ＦＦと；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、フューズＦとスイッチＴｒ１との接続ノードに現れる電圧信号ａに基づいて開閉制御されるスイッチＴｒ２と；ラッチ回路ＦＦのリセット端と接地ラインとの間に接続され、スイッチＴｒ１と同一の開閉状態に制御されるスイッチＴｒ３と；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、ラッチ回路ＦＦの出力信号ｇに基づいて開閉制御されるスイッチＴｒ４と；スイッチＴｒ１、Ｔｒ３の開閉制御信号ｂ、ｃ及びラッチ回路ＦＦのセット信号ｄを生成する制御回路ＣＴＲＬと；を有して成る構成としている。 （もっと読む）

集積回路（１０）は、複数の機能ブロック（１０１、１０２、１０３）を具え、これら複数の機能ブロック（１０１、１０２、１０３）の各々は第１電源ライン（１１０）と第２電源ライン（１２０）との間に結合されている。第１機能ブロック（１０１）は第１スイッチ（１３１）を有する第１導電路を介して前記第１電源ライン（１１０）に結合され、第２機能ブロック（１０２）は第２スイッチ（１３２）を有する第２導電路を介して前記第１電源ライン（１１０）に結合され、前記第１スイッチ（１３１）及び第２スイッチ（１３２）は、それぞれ前記第１機能ブロック（１０１）及び第２機能ブロック（１０２）を前記第１電源ライン（１１０）から切断して前記機能ブロック（１０１、１０２）をアクティブモードからスタンバイモードに切り換えるように配置されている。この集積回路（１０）は、前記第１スイッチ（１３１）及び前記第１機能ブロック（１０１）間の前記第１導電路のノード（１２１）に結合された第１端子と、前記第２スイッチ（１３２）及び前記第２機能ブロック（１０２）間の前記第２導電路のノード（１２２）に結合された第２端子とを有する他のスイッチ（１４１）を具える。この他のスイッチ（１４１）は、前記第１スイッチ（１３１）及び前記第２スイッチ（１３２）がオフであることを表わすイネーブル信号に応答する制御端子を有し、これにより、第１機能ブロック（１０１）と第２機能ブロック（１０２）との間での電荷の再利用を可能にする。
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【課題】 複数の電源電位が供給されて動作する半導体集積回路において、２種類の電源電位の内の一方のみが供給されているときに回路に流れる貫通電流を低減する。
【解決手段】 この半導体集積回路は、第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、第２の電源電位が供給されて動作し、ゲートに印加された第２の電源電位を降下させてソースから出力するＮチャネルＭＯＳトランジスタを含む電位降下回路３１と、電位降下回路から出力される電位が供給されて動作し、第１の電源電位がハイレベルであるかローレベルであるかを判定する判定回路３２と、判定回路から出力される判定結果に基づいて、第１の電源電位が供給されているか否かを表す制御信号を出力するバッファ回路３３とを具備する。 （もっと読む）

【課題】半導体スイッチング素子の駆動回路において、アーム短絡防止回路の駆動ばらつきを抑制するとともに、外部ノイズによる誤動作を防止する。
【解決手段】直流電源の出力端子間に直列接続した第１および第２の半導体スイッチング素子のゲートとエミッタ間にスイッチを接続し、
上記素子に制御信号を入力することにより、オン／オフ駆動する駆動回路が、上記の制御信号とゲート入力信号がともにオフ状態にあることを検出して、上記素子のゲートとエミッタ間を、スイッチを用いて短絡させる検出器を有することを特徴とし、
上記の検出器が論理回路で構成され、制御信号とゲート入力信号がともにオフ状態から、ゲート入力信号のみがオン状態に移行する遷移モードを検出しないものとし、上記遷移モードでは、上記素子のゲートとエミッタ間の短絡が継続して行われることを特徴とする。 （もっと読む）

【課題】 電源の投入又は遮断時に不必要な電流が流れることを防止して、消費電力を低減することができるバッファ回路及び集積回路を提供する。
【解決手段】 ＦＥＴ４１、４２、５１、５２で構成される２段のインバータ回路において、ＦＥＴ３１のソース及びゲートは、電源ＶＤ１及びＶＤ２に接続してあり、ＦＥＴ３１のドレインは、ＦＥＴ４１のソースに接続してある。ＦＥＴ３２のソース及びゲートは、電源ＶＤ２及びＶＤ１に接続してあり、ＦＥＴ３２のドレインは、ＦＥＴ３３のソースに接続してある。ＦＥＴ３３のゲートは、電源ＶＤ２に接続してあり、ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してある。ＦＥＴ３１のドレインは、ＦＥＴ３２のドレインに接続してある。 （もっと読む）

【課題】貫通電流防止のために、スイッチング制御信号の立ち上がりを遅らせていることによるスイッチング回路の効率を向上させる。
【解決手段】電源の間に直列に接続された第１及び第２のトランジスタＴＲ１ａ，ＴＲ１ｂを有するスイッチング回路であって、トランジスタの制御端子及びソースまたはドレイン間に接続される第１、第２の制御回路１ａ，１ｂと、制御回路内に形成され第１、第２、第３，第４の電圧クランプ素子とを有している。これによりスイッチング素子であるトランジスタの閾値電圧をスイッチング制御信号の中心レベル付近にし、２つのトランジスタが共にオフ状態となるタイミングを作る。この結果、スイッチ動作のときに発生していた貫通電流を防止し、スイッチング速度の高速化とスイッチング回路の高効率化が可能となる。 （もっと読む）

【課題】
レベルシフタや作動増幅回路などを有する半導体装置において、余計に流れる貫通電流を減らして消費電力を低減し、且つ出力波形のなまりなどを抑えることができる半導体装置を提供することを課題とする。
【解決手段】
第１のトランジスタのゲート端子を第１の入力端子、第２のトランジスタのゲート端子を第２の入力端子とし、第１のトランジスタのゲート端子を第２のトランジスタのソース端子に接続する。また、第２のトランジスタのゲート端子を第１のトランジスタのソース端子に接続する。 （もっと読む）

半導体装置は、第１の電位と、第１の電位より低い第２の電位と、第２の電位より低い第３の電位により駆動される半導体装置であって、第１の電位と第３の電位との間に直列に接続される第１のＰｃｈトランジスタと第１のＮｃｈトランジスタと、第１のＮｃｈトランジスタのゲート端にドレイン端が接続される第２のＰｃｈトランジスタと、第２のＰｃｈトランジスタのソース端にソース端が接続される第２のＮｃｈトランジスタを含み、第２のＮｃｈトランジスタのドレイン端及びゲート端はそれぞれ第２の電位及び第１の電位に固定されることを特徴とする。
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