【課題】貫通電流の少ないＣＭＯＳインバータを有する出力バッファ回路を提供する。
【解決手段】ソースがＶｄｄに接続され、ドレインが出力ノードＮｏｕｔに接続され、ゲートが第１ノードＮ１に接続された第１Ｐ−ＭＯＳトランジスタと、ドレインが出力ノードＮｏｕｔに接続され、ソースがＶｄｄより低いＶｓｓに接続され、ゲートが第２ノードＮ２に接続された第２Ｎ−ＭＯＳトランジスタとを有する第１回路と、ソースがＶｄｄに接続され、ドレインが第１ノードＮ１に接続され、ゲートが入力ノードＮｉｎに第３Ｐ−ＭＯＳトランジスタと、ドレインが第２ノードＮ２に接続され、ソースがＶｓｓ接続され、ゲートが入力ノードＮｉｎに接続された第４Ｎ−ＭＯＳトランジスタを有する第２回路と、第１ノードＮ１と第２ノードＮ２との間に接続される抵抗素子１３とを具備する。 （もっと読む）

【課題】簡単な構成で、ＭＯＳＦＥＴのスイッチングロスをより低減して効率よく、かつ高速でスイッチングすることができるとともに、ハーフブリッジ型のスイッチング回路においてもＭＯＳＦＥＴの貫通電流による破損を確実に防止することができるスイッチング電源装置を提供する。
【解決手段】ハーフブリッジ型のスイッチング回路Ｓ１、Ｓ２において、パルス電圧により駆動するハイサイド側およびローサイド側のＭＯＳＦＥＴ６、１４で直流電源３をスイッチングする際に、一方のＭＯＳＦＥＴのＯＦＦ遅れによるハイサイド側およびローサイド側の同時ＯＮ状態を回避する。 （もっと読む）

【課題】低振幅の入力信号を高速に高振幅信号に変換するレベルシフト回路の提供。
【解決手段】第１及び第２の入力信号ｖｉ１、ｖｉ２に基づき、第１及び第２の出力端子の一方を第１のレベルシフト回路１０と、第２のレベルシフト回路２０と、第１の制御信号Ｓ０に基づき、前記第１及び第２の出力端子のうち、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点で前記第２電圧レベルとされている一つの出力端子について、前記一つの出力端子と前記第２の給電端子間の電流経路を、前記第１及び第２の入力信号が前記第１及び第２の入力端子に入力される時点を含む所定期間、切断し、前記所定期間の後、前記一つの出力端子と前記第２の給電端子間の電流経路の切断を解除する制御を行う手段を備え、前記第１及び第２の出力端子の出力振幅は、前記第１及び第２の入力信号の振幅よりも大とされる。 （もっと読む）

【課題】駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないことと、駆動回路の出力段のトランジスタに貫通電流が流れないようにする。
【解決手段】ＭＯＳトランジスタＱ１とＱ２は縦続接続されている。ＩＣ１２の出力は、ＭＯＳトランジスタＱ１のゲートと、ツェナーダイオードＺＤ２を介してＭＯＳトランジスタＱ２のゲートに印加されている。ＩＣ１２の出力電圧がツェナー電圧未満のときは、ＭＯＳトランジスタＱ２はオフ状態となり、ＭＯＳトランジスタＱ４のゲートには、抵抗Ｒ６を介して電源電圧が印加されるので、駆動回路１１の出力段のＭＯＳトランジスタＱ４はオン状態となる。 （もっと読む）

【課題】電源投入、切断時の回路の出力安定化を図り、通常動作時の消費電力の増大を抑制することが可能なハザード対策回路、出力回路および半導体装置を提供すること。
【解決手段】本発明のハザード対策回路は、第１電源と、第１電源に対して遅れて立ち上がりまたは／および第１電源に対して先行して立ち下がる第２電源とを供給される。本発明のハザード対策回路は、第１電源を電源電圧とするインバータと、インバータの出力がゲートに接続されるＮチャネルＭＯＳトランジスタとを備える。ＮチャネルＭＯＳトランジスタは、出力回路の出力端子と基準端子との間を接続する。これにより、電源投入または／および電源切断時の回路の出力端子に現れるハザードを防止することができる。また、通常動作時に回路の消費電力の増大を招くことはない。 （もっと読む）

【課題】回路規模や消費電力の増大を抑えつつ高分解能でデッドタイムを設定することができる半導体装置を提供する。
【解決手段】直列に接続された２つの半導体スイッチング素子を有するスイッチング電源回路と、半導体スイッチング素子をオン／オフさせるためのパルス信号を半導体スイッチング素子に供給するデジタル制御回路と、２つの半導体スイッチング素子が共にオフとなるデッドタイムを設定するデッドタイム設定回路とを備え、デッドタイム設定回路は、直列に接続され互いに遅延値が異なる複数の遅延素子を有する遅延生成回路と、デッドタイムとパルス信号のデューティ比との相関関係に基づいてデッドタイムの設定値を決めるべく遅延生成回路の遅延値を調整する遅延調整回路とを有する。 （もっと読む）

【課題】電圧源切替え時において、安全かつ安定した電圧源切替え動作を可能にする電源選択装置を提供すること。
【解決手段】電源選択装置１００は、電圧源入力端子１０１と被供給回路との導通状態・遮断状態を制御するＰＭＯＳトランジスタＴｒ１１１と、電圧源入力端子１０２と被供給回路との導通状態・遮断状態を制御するＰＭＯＳトランジスタＴｒ１１２と、切替え制御入力端子１０４より入力された信号がＨからＬへ切替わる際、又はＬからＨへ切替わる際には、ＰＭＯＳトランジスタＴｒ１１１、Ｔｒ１１２の両方に遮断時間を設け、電圧源入力端子１０１と電圧源入力端子１０２間での貫通電流の発生を防止する切替え制御装置１０６と、被供給回路の電源電圧を放電させるための放電装置１０７とを備える。 （もっと読む）

【課題】消費電流が小さな駆動回路を提供する。
【解決手段】この駆動回路２０は、入力電位ＶＩよりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ高い電位Ｖ２２を出力するレベルシフト回路２１と、レベルシフト回路２１の出力電位Ｖ２２よりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ低い電位ＶＩを出力ノードＮ３０に出力するプルアップ回路３０と、入力電位ＶＩよりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ低い電位Ｖ２７を出力するレベルシフト回路２５と、レベルシフト回路２５の出力電位Ｖ２７よりも所定電圧｜ＶＴＰ｜＋ＶＴＮだけ高い電位ＶＩを出力ノードＮ３０に出力するプルダウン回路３３と、レベルシフト回路２１，２５の出力ノードＮ２２，Ｎ２７間に接続されたキャパシタ２９とを備える。したがって、貫通電流が小さくてすむ。 （もっと読む）

【課題】貫通電流が発生することをより低減することのできるオフ保持回路を提供する。
【解決手段】オフ保持回路１０は、ＩＮ端子２から入力される入力信号ＩＮの立ち下がり時にその電圧レベルが第１閾値（「２．２Ｖ」）を下回るとき、ＩＧＢＴ２００をオフとする第１出力信号ＯＵＴ１を生成するとともに、ＩＧＢＴ２００のゲート電極に接続されたＧＶ端子３から出力する第１駆動部２０と、ＩＮ端子２から入力される入力信号ＩＮの立ち下がり時にその電圧レベルが上記第１閾値よりも高い第２閾値（「３．０Ｖ」）を下回るとき、ＭＯＳトランジスタ３００をオフとする第２出力信号ＯＵＴ２を生成するとともに、ＭＯＳトランジスタ３００のゲート電極に接続されたＯＦＫ端子４から出力する第２駆動部３０とを備える。 （もっと読む）

【課題】直列接続ＩＧＢＴ３，４の接続点７のｄＶ／ｄｔによる誤動作発生時に、上下アーム短絡などの事故を回避できる高信頼性ＩＧＢＴ駆動装置を提供する。
【解決手段】高低圧側ＩＧＢＴ３，４は、デッドタイムを挟み相補的にオン／オフ制御される。これらデッドタイム期間中に、高圧側ＩＧＢＴ３をオフさせるリセットパルスＲＳを、例えば、次のような要領で発生させる。（１）低圧側ＩＧＢＴ４のオン指令ＬＤの直前に、（２）低圧側ＩＧＢＴ４のオン指令ＬＤの直前から、このオン指令ＬＤと重なる期間ｔｄをもつように、（３）デッドタイムＤＴ期間中、継続して、（４）低圧側ＩＧＢＴ４がオンとなる直前のデッドタイム期間中、継続して、（５）高圧側ＩＧＢＴ３のオン状態を観測したとき、低圧側ＩＧＢＴのオン指令を無効とするように、リセットパルスを生成する。 （もっと読む）

【課題】部品数を低減することにより信頼性を向上させかつコストを低減しつつ、IGBTを駆動するMOSFET1,MOSFET2の同時導通のおそれを排除する。
【解決手段】MOSFET1,MOSFET2のD端子をIGBTのG端子に接続し、MOSFET1のS端子をV+に、MOSFET2のS端子をV-に接続し、正または負のパルスを発生させる信号源Sを、B接地Tr2のE端子とE接地Tr3のB端子とB接地Tr1のE端子とE接地Tr5のB端子とに接続し、Tr2のC端子をTr6のB端子に接続し、Tr6のC端子をMOSFET2のG端子に接続し、Tr6のE端子をMOSFET2のS端子に接続し、Tr1のC端子をTr4のB端子に接続し、Tr4のC端子をMOSFET1のG端子に接続し、Tr4のE端子をMOSFET1のS端子に接続し、Tr3のC端子とMOSFET1のG端子との間に約220〜1000ΩのR3のみを配置し、Tr5のC端子とMOSFET2のG端子との間に約220〜1000ΩのR4のみを配置する。 （もっと読む）

【課題】貫通電流の発生を回避すると共に、入力信号に対する出力信号の遅延やデューティ比の変化を生じないようにする。
【解決手段】ゲート電圧制御回路１０３は、入力信号に対して第１の閾値電圧を基準として反転動作を行うインバータ素子５の出力信号と、入力信号に基づいて、ゲート電圧切替回路１０２の動作を制御する切替制御信号Ｖｃｎｔと、出力ＰＭＯＳトランジスタ１、出力ＮＭＯＳトランジスタ２のゲートに印加されるゲート電圧Ｖｇａｔｅを、生成、出力するよう構成されており、終段回路１０２には、インバータ素子５の出力、又は、ゲート電圧Ｖｇａｔｅがゲート電圧切替回路１０２により選択されて印加されて、出力ＰＭＯＳトランジスタ１及び出力ＮＭＯＳトランジスタ２の同時導通状態の回避と共に、入力信号に対して遅延やデューティ比の変化のない出力電圧outputが得られるようになっている。 （もっと読む）

【課題】電源の立ち上げ時に、迅速かつ確実に内部信号ノードの初期値を設定することができる半導体集積回路を提供すること。
【解決手段】入力信号を保持して出力するように構成された半導体集積回路において、前記入力信号が保持される信号ノードＮＤと電源ＶＤＤまたはグランドＧＮＤとの間に、前記信号ノードＮＤの初期値を設定するための回路素子として、ｐ型ＭＯＳトランジスタＰ２またはｎ型ＭＯＳトランジスタＮ２を選択的に接続する。この構成によれば、ｐ型ＭＯＳトランジスタＰ２またはｎ型ＭＯＳトランジスタＮ２により信号ノードＮＤの信号レベルが電源ＶＤＤまたはグランドＧＮＤに追従するため、この信号ノードＮＤの初期値が電源ＶＤＤまたはグランドＧＮＤの何れかに対応した信号レベルに設定される。 （もっと読む）

【課題】従来の半導体装置では、ＮＭＯＳトランジスタを介して流れる貫通電流によって、前段論理回路内部のトランジスタが劣化あるいは破壊される虞があった。
【解決手段】半導体装置は、第１の電源電圧に基づいて、データ信号を伝達するプリバッファと、第１の電源電圧とは異なる第２の電源電圧に基づいて、前記プリバッファによって伝達されたデータ信号を増幅して出力するメインバッファと、スイッチ制御信号に基づいて、前記プリバッファと前記メインバッファとの導通状態を制御するスイッチ部と、前記スイッチ制御信号の生成と、前記スイッチ制御信号の論理レベルの遷移に応じて、前記プリバッファの出力レベルを接地電位にするように前記プリバッファを制御する前記データ信号の生成とを行う制御回路とを有する。 （もっと読む）

【課題】レベルシフタにおける貫通電流を防止する。
【解決手段】内部ノードｎ３と接地電位ＧＮＤの間に接続されたトランジスタＰ７，Ｎ５によるインバータと、内部ノードｎ４と接地電位ＧＮＤの間に接続されたトランジスタＰ８，Ｎ６によるインバータで構成される保持回路１０を設け、これらのインバータをループ状に接続することにより、ノードｎ１，ｎ２の信号を保持する。これにより、本来相補的である入力信号ＩＮ，ＩＮＢが共にレベル“Ｌ”になったときにでも、ノードｎ１，ｎ２の信号が、その直前のレベルに保持され、トランジスタＮ３，Ｎ４に貫通電流が流れることを防止することができる。 （もっと読む）

【課題】従来のアナログスイッチを複数用いる信号切替回路は、信号切替の際に、双方のアナログスイッチが同時にオンしている期間が生じ、大きなパルスや貫通電流が発生し前段回路や後段回路の誤動作の要因となると共に電源ラインの電位を揺さぶり、信号対ノイズ比を悪化させていた。
【解決手段】本発明の信号切替回路は、アナログスイッチを用いるスイッチ回路を複数用いるが、一方のスイッチ回路が確実に遮断された後に他方のスイッチ回路が接続するように制御するスイッチ切替制御回路を有している。このスイッチ切替制御回路を備えることにより、前段回路や後段回路への悪影響を防ぐことができ、また、貫通電流についても抑制できるため、電源とグランドを通した他の回路へのノイズ回り込みを防ぐことができ、他の回路の性能を低下させず、より高精度な回路を構成すること可能となる。 （もっと読む）

【課題】入力回路の電源電圧と接地電位との間に流れる貫通電流を改善して、入力回路が設けられた半導体集積回路の消費電流を低減する。
【解決手段】入力回路２０は、電源電圧と接地電位との間に接続可能に、一方２１に他方２５がＰＭＯＳ２５を介して並列接続された２つの抵抗２１、２２と、入力電圧により制御され一方２２に他方２７がＮＭＯＳ２６を介して並列接続された２つのＮＭＯＳ２３、２４とが直列接続され、その直列接続点の電位をインバータ２７を介して出力電圧として出力するとともにインバータ２７の出力電位によりＰＭＯＳ２５およびＮＭＯＳ２６が相補的に制御されることによりヒステリシス特性を持たせている。 （もっと読む）

【課題】デッドタイムを広範囲に複数ステップで設定する際、デッドタイムに応じてステップ間隔を変更することを、遅延素子を外付けすることなく、回路規模の小さいＩＣチップで実施することは困難であった。
【解決手段】２つのパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路１０であって、制御信号（ＤＡ）に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部１０１ａ、１０１ｂと、前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部（論理回路部１０２ａ、１０２ｂ）と、を備える。 （もっと読む）

【課題】２種類の電源電圧に対応するパワーオンリセット回路における貫通電流を防止する。
【解決手段】外部からの電源電圧ＶＤＤを監視する監視部１０から出力されるリセット信号ＲＳ１と、内部の電源電圧ＲＥＧを監視する監視部２０から出力されるリセット信号ＲＳ２の論理積をとってリセット信号ＲＳＴを出力する判定部３０において、電源電圧ＶＤＤとノードＮ３の間に接続されて監視信号ＲＳ２で導通状態が制御されるＰＭＯＳ３３に直列にＰＭＯＳ３２を挿入し、このＰＭＯＳ３２の導通状態をリセット信号ＲＳＴで制御する。これにより、監視信号ＲＳ２が不安定になってＰＭＯＳ３３とＮＭＯＳ３５が同時にオンになっても、ＰＭＯＳ３２がオフとなるので貫通電流は流れない。 （もっと読む）

【課題】遅延回路などに適用した場合に、回路規模を小さくでき、貫通電流を防止でき、
かつ、消費電力を低減できるインバータ回路の提供
【解決手段】この発明は、入力信号ＩＮ１でオンオフするＭＯＳトランジスタＰ１１と、
入力信号ＩＮ２でオンオフするＮ型のＭＯＳトランジスタＮ１１と、直列接続されるとと
もにゲートとドレインが接続される２つのＭＯＳトランジスタＰ１２、Ｎ１２とを備えて
いる。ＭＯＳトランジスタＰ１１、ＭＯＳトランジスタＰ１２、Ｎ１２、およびＭＯＳト
ランジスタＮ１１は、第１電源ＶＤＤと第２電源ＶＳＳとの間に直列に接続されている。
ＭＯＳトランジスタＰ１１とＰ１２の共通接続部から出力信号ＯＵＴ１を取り出し、ＭＯ
ＳトランジスタＮ１１とＮ１２の共通接続部から出力信号ＯＵＴ２を取り出すようになっ
ている。 （もっと読む）