デッドタイム制御回路
【課題】デッドタイムを広範囲に複数ステップで設定する際、デッドタイムに応じてステップ間隔を変更することを、遅延素子を外付けすることなく、回路規模の小さいＩＣチップで実施することは困難であった。
【解決手段】２つのパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路１０であって、制御信号（ＤＡ）に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部１０１ａ、１０１ｂと、前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部（論理回路部１０２ａ、１０２ｂ）と、を備える。
【解決手段】２つのパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路１０であって、制御信号（ＤＡ）に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部１０１ａ、１０１ｂと、前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部（論理回路部１０２ａ、１０２ｂ）と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デッドタイム制御回路に関し、特にプッシュプル構成の２つのスイッチング素子が同時に非導通となる時間（以下、これをデッドタイムという。）を制御するデッドタイム制御回路に関する。
【背景技術】
【０００２】
プッシュプル構成の２つのスイッチング素子がスイッチング動作するとき、２つのスイッチング素子に貫通電流が流れるのを防止するために、スイッチング素子の駆動回路には、２つのスイッチング素子が同時にオンしないようにデッドタイムを設けている。プッシュプル構成の２つのスイッチング素子として、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた回路が様々な用途に使用されている。特に、高速動作するデジタルアンプなどに使用される場合、デッドタイムは数ｎｓと非常に短くなり、デッドタイムを高精度に設定し、制御することが要求される。また、デッドタイムを広範囲に複数ステップで設定する際、比較的長いデッドタイムの場合はステップ間隔（複数のステップのステップ間の時間間隔）をある程度粗くして設定できるが、デッドタイムが数ｎｓと非常に短くなると、ステップ間隔を細かくして設定する必要がある。
【０００３】
デッドタイムを設定する技術が特許文献１に示されている。図８は、特許文献１に記載の駆動回路を示す回路図である。図８に示すように、駆動回路１は、負荷部８としての例えばスピーカやモータなどの駆動部に接続して駆動するものであり、２つのスイッチング素子としてのパワーＭＯＳＦＥＴＭ１，Ｍ２を駆動するプリドライバＩＣ（Integrated Circuit）である。この駆動回路１は、時定数を設定するための外付けＣＲ回路２，３と、駆動信号生成回路４とを有し、駆動回路１とＭＯＳＦＥＴＭ１，Ｍ２とにより例えばＤ級アンプなどが構成され、駆動回路１により生成された駆動信号によりＭＯＳＦＥＴＭ１，Ｍ２のゲートを駆動する。
【０００４】
外付けＣＲ回路２は、入力信号ＨＩが入力される入力端子７ａに接続され、抵抗Ｒ１とコンデンサＣ１とが直列に接続された積分回路である。外付けＣＲ回路３は、入力信号ＨＩと論理レベルが反転した入力信号ＬＩが入力される入力端子７ｂに接続され、抵抗Ｒ２とコンデンサＣ２とが直列に接続された積分回路である。
駆動信号生成回路４は、ＡＮＤゲート５ａ，５ｂと、高圧駆動回路６ａ，６ｂとからなり、２つのパワーＭＯＳＦＥＴのゲートを駆動するための駆動信号を生成する。
【０００５】
ＡＮＤゲート５ａの一方の入力端子は、抵抗Ｒ１とコンデンサＣ１との接続点と接続され、外付けＣＲ回路２からの出力信号が入力される。また、ＡＮＤゲート５ａの他方の入力端子には入力端子７ａを介して入力信号ＨＩが入力される。また、ＡＮＤゲート５ｂの一方の入力端子には、入力端子７ｂを介して入力信号ＬＩが入力される。また、ＡＮＤゲート５ｂの他方の入力端子は、抵抗Ｒ２とコンデンサＣ２との接続点と接続され、外付けＣＲ回路３の出力信号が入力される。
高圧駆動回路６ａ，６ｂは、それぞれＡＮＤゲート５ａ，５ｂの出力信号を増幅して駆動信号Ｈｏｕｔ，Ｌｏｕｔを出力する。この駆動信号生成回路４は、ＡＮＤゲート５ａ，５ｂと高圧駆動回路６ａ，６ｂとが例えばＳＯＩ（Silicon On Insulator）プロセスにて素子分離酸化膜を介して同一ＩＣチップに形成される。
【０００６】
図９は、駆動回路におけるタイミングチャートである。図９（Ａ），図９（Ｂ）に示すように、入力信号ＨＩ，ＬＩは、互いに反転した論理レベルのパルス信号である。そして、ＡＮＤゲート５ａに入力信号ＨＩと、この入力信号ＨＩの外付けＣＲ回路２からの出力とが入力され、図９（Ｃ）に示すように、入力信号ＨＩの立ち上がり時間がＣＲ回路２の時定数で決定される時間ｄｔだけ遅延された信号ＨＩ２が出力される。また、ＡＮＤゲート５ｂに入力信号ＬＩと、この入力信号ＬＩの外付けＣＲ回路３からの出力とが入力され、図９（Ｄ）に示すように、入力信号ＬＩの立ち上がり時間がＣＲ回路３の時定数で決定される時間ｄｔだけ遅延された信号ＬＩ２が出力される。
【０００７】
信号ＨＩ２，ＬＩ２は高圧駆動回路６ａ，６ｂによりそれぞれ増幅され、駆動信号Ｈｏｕｔ，ＬｏｕｔとしてＭＯＳＦＥＴＭ１，Ｍ２のゲートに供給される。従って、この駆動信号Ｈｏｕｔ，Ｌｏｕｔは、図９（Ｅ），図９（Ｆ）に示すように、一方の信号の立ち下がりから他方の信号の立ち上がりまでに遅延時間としてデッドタイムｄｔが付加された信号となっている。ＭＯＳＦＥＴＭ１，Ｍ２は、駆動信号Ｈｏｕｔ，Ｌｏｕｔの立ち下がりで不活性化（オフ）し、立ち上がりで活性化（オン）する。従って、この場合、入力信号ＨＩ，ＬＩは、立ち下がりが不活性化パルスエッジであり、立ち上がりが活性化パルスエッジである。以上のようにして、ＭＯＳＦＥＴのゲートを制御することで、２つのＭＯＳＦＥＴ間を貫通して電流が流れることを防止することができる。
【０００８】
上述の特許文献１によるデッドタイムを設定する技術を用いた場合、デッドタイムに応じて、外付けＣＲ回路２，３を構成する抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２として、高精度の部品を選択、入手して使用する。これにより、デッドタイムを広範囲に複数ステップで設定する際、比較的長いデッドタイムに設定する場合はステップ間隔をある程度粗くして設定し、デッドタイムが数ｎｓと非常に短くなると、ステップ間隔を細かくして設定することができる。このデッドタイムを設定する技術を用いたＩＣを用いて、１ステップだけの設定を行う場合は、そのステップでのデッドタイムに応じた抵抗値の抵抗Ｒ１，Ｒ２と容量値のコンデンサＣ１，Ｃとを選択、入手すればよいが、広範囲の複数ステップで設定を行う場合は、それらの各ステップでのデッドタイムに応じた抵抗値の抵抗Ｒ１，Ｒ２と容量値のコンデンサＣ１，Ｃとを選択、入手しなければならず、部品点数が増加するとともに、選択、入手および保管等の管理工数も増加する。
【０００９】
また、特許文献２には、遅延時間を広い範囲で細かく複数ステップで設定することができる遅延回路が示されている。図１０は、特許文献２に記載の遅延回路の構成を示すブロック図である。図１０に示すように、例えば、２つの遅延回路４６ａ，４６ｂが直列に接続された場合には、第１の遅延回路４６ａは遅延時間を細かく設定できるように、第２の遅延回路４６ｂは遅延時間を大まかに設定できるように構成される。第１及び第２の遅延回路４６ａ，４６ｂの遅延時間は、それぞれレジスタ１９の下位ビット、上位ビットにより設定される。例えば、レジスタ１９の下位ビット、上位ビットがそれぞれ、２ビット、１ビットとし、第１の遅延回路４６ａのインバータ１１の２段当たりの遅延時間を△ｄ＝２ｎｓ、第２の遅延回路４６ｂのインバータ１１の２段当たりの遅延時間を△Ｄ＝△ｄ×４＝８ｎｓとする。このとき、第１の遅延回路４６ａに入力された信号が第２の遅延回路４６ｂから出力されるときの遅延時間は、０、２、４、６、８、１０、１２、１４ｎｓの８ステップで設定可能である。
【００１０】
上述の特許文献２の技術をデッドタイムを設定する技術に応用した場合、デッドタイムに応じて、レジスタ１９の下位ビット、上位ビットにより設定することにより、上述のようなデッドタイム間隔でデッドタイムを広範囲に複数ステップで設定することができる。複数ステップでのデッドタイムを、例えば、０、２、４、６、１０、１４ｎｓとし、ステップ間隔を０〜６ｎｓは２ｎｓステップの細かいステップ間隔で、６〜１４ｎｓは４ｎｓの粗いステップ間隔で制御できるＩＣの要求があるとき、上述の８ステップで設定可能なデッドタイム制御を適用したＩＣを用いた場合について考察する。この場合、８ｎｓと１０ｎｓが使用されず無駄となる。言い換えれば、遅延素子を構成する無駄なインバータ１１が存在することになる。これはＩＣチップの面積が必要以上に大きくなることを意味する。
【００１１】
また、上述の０、２、４、６、１０、１４ｎｓより更に広範囲、例えば、０、２、４、６、８、１２、１６、２０ｎｓでは、ステップ間隔を０〜８ｎｓは２ｎｓの細かいステップ間隔で、８〜２０ｎｓは４ｎｓの粗いステップ間隔で制御できるＩＣの要求があるとき、特許文献２の技術を応用したデッドタイム制御を適用したＩＣを用いた場合について考察する。この場合、ステップ間隔が等間隔の少なくとも０、２、４、６、８、１０、１２、１４、１６、１８、２０ｎｓの１１ステップで設定可能である必要がある。このためには、下位ビット、上位ビットがそれぞれ、２ビット、１ビットではなく、３ビット、１ビット必要となる。この場合、下位ビット＋上位ビットが３ビットから４ビットとなり、レジスタ１９にデータをパラレルに入力する場合や、レジスタ１９を用いずにビット信号を外部から直接入力する場合は、入力端子数が増加するという問題がある。また、この場合、１０、１４、１８ｎｓが使用されず無駄となる。この場合も、遅延素子を構成する無駄なインバータ１１が存在することになり、ＩＣチップの面積が必要以上に大きくなることを意味する。
【特許文献１】特開２００５−２６０７７３号公報
【特許文献２】特開２０００−３５７９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記で説明したように、従来の技術ではデッドタイムを広範囲に複数ステップで設定する際、デッドタイムに応じてステップ間隔を変更することを、遅延素子を外付けすることなく、回路規模の小さいＩＣチップで実施することは困難であった。
【課題を解決するための手段】
【００１３】
本発明のデッドタイム制御回路の一態様は、活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号を並列入力し、入力したパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路１０であって、制御信号（例えば、図１の制御信号ＤＡ）に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部と、前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部（例えば、図１の論理回路部１０２ａ、１０２ｂ）と、を備える。複数のステップ間隔に基づいて、複数の遅延時間が設定できる遅延回路部を備え、制御信号に基づいて複数の遅延時間のうちのいずれかを選択するように制御することにより、デッドタイムを広範囲に複数ステップで設定する際のステップ間隔を、デッドタイムが比較的短い制御では比較的細かく、デッドタイムが比較的長い制御では比較的粗くして制御することができる。
【発明の効果】
【００１４】
本発明によれば、デッドタイムを広範囲に複数ステップで設定する際、デッドタイムに応じてステップ間隔を変更することを、遅延素子を外付けすることなく、回路規模の小さいＩＣチップで実施することができる。これにより、デッドタイムを広範囲に精度よく設定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照しながら説明する。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
また、本明細書では、同じ構成要素が複数存在し、それぞれを区別する場合に、符号に接尾辞を付加して、複数の構成要素それぞれを区別するものとする。例えば、図１では、複数の遅延回路部１０１ａ、１０１ｂを示している。図１を用いて説明する場合、遅延回路部１０１は、複数の遅延回路部１０１ａ、１０１ｂのいずれか一つまたは複数を示すものとし、遅延回路部１０１ａ（あるいは、遅延回路部１０１ｂのように接尾辞を付加した符号を用いる場合）は、複数の遅延回路部それぞれを示すものとする。
【００１６】
図１は、本発明のデッドタイム制御回路の構成の一例を示すブロック図である。以下、図１に示すデッドタイム制御回路１０は、プッシュプル構成の２つのスイッチング素子として、図８に示す回路と同様に、どちらもＮチャネル型ＭＯＳＦＥＴで構成される場合に適用されるものとして説明する。図１に示すデッドタイム制御回路１０は、第１のパルス信号生成回路１００ａ、第２のパルス信号生成回路１００ｂ、遅延回路部（遅延部）１０１ａ、１０１ｂ、論理回路部（信号生成部）１０２ａ、１０２ｂを備える。デッドタイム制御回路１０は、活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号を並列入力（図１では、ＨＩとＬＩ）し、入力したパルス信号のうち活性化パルスエッジを遅延させて並列出力する。本実施形態では、活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号とは、互いに論理レベルが異なる二つのパルス信号のことである。
【００１７】
遅延回路部１０１ａ、１０１ｂは、デッドタイムを規定する遅延時間を設定し、設定した遅延時間に基づいて前記パルス信号を遅延させる。論理回路部１０２ａ、１０２ｂは、ＡＮＤゲート（ＡＮＤ回路）であり、入力したパルス信号と、遅延回路部１０１ａ、１０１ｂが遅延させたパルス信号との論理積を出力する。ＨＩ、ＬＩは、入力信号（パルス信号）を示し、ＨＯ、ＬＯは、出力信号（活性化パルスエッジを遅延させたパルス信号）を示す。ＤＡは、遅延時間を制御する複数ビットの制御信号であり、図２を用いて詳細は後述する。
【００１８】
図２は、本発明の遅延回路部の構成の一例を示すブロック図である。遅延回路部１０１は、第一遅延回路１１０Ａと第二遅延回路１１０Ｂとを備える。また、第一遅延回路１１０Ａは、第１遅延ブロック（第一遅延部）１２０を備え、第二遅延回路１１０Ｂは、第２遅延ブロック（第二遅延部）１３０と、第３遅延ブロック（第三遅延部）１４０とを備える。第一遅延回路１１０Ａ及び第二遅延回路１１０Ｂ、すなわち、第１、第２及び第３の各遅延ブロックは直列に接続されている。また、図１で示した制御信号ＤＡの具体例として、ｍ＝３ビットのＤ１（上位１ビット）からＤ３（下位１ビット）を示している。遅延回路部１０１はＤ１からＤ３の外部端子からの論理入力によって制御される。ｍ＝３ビットの制御信号ＤＡのうち、上位側ｍ１＝１ビットの制御信号Ｄ１を第一制御信号として入力し、下位側ｍ２＝ｍ−ｍ１＝２ビットの制御信号Ｄ２、Ｄ３を第二制御信号として入力する。デッドタイムは、ｍ＝３ビットの制御信号ＤＡに基づいて、２ｍ＝８ステップで設定される。８ステップで設定されるデッドタイムのステップ間隔は、制御信号Ｄ１により、ｎ＝２つの異なるステップ間隔に制御される。
【００１９】
第一遅延回路１１０Ａは、上位１ビットの制御信号Ｄ１を入力し、制御信号Ｄ１に基づいて、ｎ＝２つの遅延時間から第１遅延時間を一つ選択して入力したパルス信号を遅延させる。ｎ＝２つの遅延時間のうち１つは０であり、他の１つは所定の最小遅延時間（０を除く）、図２の例では２ｎｓを４倍して算出される８ｎｓである。
第二遅延回路１１０Ｂは、第一遅延回路１１０Ａから出力されるパルス信号を入力する。さらに、制御信号Ｄ２、Ｄ３を入力する。制御信号Ｄ１に基づいて、ｎ＝２つのステップ間隔のうち選択された第１遅延時間に応じたステップ間隔を選択する。ｎ＝２つのステップ間隔のうち１つは所定の最小遅延時間、図２の例では２ｎｓであり、他の１つは最小遅延時間２ｎｓを２倍して算出される４ｎｓである。制御信号Ｄ２、Ｄ３に基づいて、２ｍ２＝４つの遅延時間から第２遅延時間を一つ選択して入力したパルス信号を遅延させる。ステップ間隔が２ｎｓのとき、４つの遅延時間のうち１つは０であり、他は２ｎｓステップで０に加算されて算出される２、４、６ｎｓである。ステップ間隔が４ｎｓのとき、４つの遅延時間のうち１つは０であり、他は４ｎｓステップで０に加算されて算出される４、８、１２ｎｓである。
【００２０】
第１遅延ブロック１２０は、制御信号Ｄ１を入力し、制御信号Ｄ１に基づいて、遅延時間０ｎｓまたは８ｎｓのいずれかを第１遅延時間として選択する。第２遅延ブロック１３０は、制御信号Ｄ１、Ｄ２を入力し、制御信号Ｄ１に基づいて、遅延時間８ｎｓまたは４ｎｓのいずれかを選択するとともに、制御信号Ｄ２に基づいて、遅延時間０ｎｓまたは制御信号Ｄ１により選択された８ｎｓまたは４ｎｓの１つのいずれかを第２遅延時間として選択する。第３遅延ブロック１４０は、制御信号Ｄ１、Ｄ３を入力し、制御信号Ｄ１に基づいて、遅延時間４ｎｓまたは２ｎｓのいずれかを選択するとともに、制御信号Ｄ３に基づいて、遅延時間０ｎｓまたは制御信号Ｄ１により選択された４ｎｓまたは２ｎｓの１つのいずれかを第２遅延時間として選択する。入力信号（ＨＩまたはＬＩ）は、第１遅延ブロック１２０、第２遅延ブロック１３０、並びに第３遅延ブロック１４０それぞれが選択した遅延時間の和だけ活性化パルスエッジと非活性化パルスエッジの両方とも遅延させられ、遅延した出力信号（ＨＯまたはＬＯ）が遅延回路部１０１から出力される。制御信号ＤＡは、第１、第２および第３の各遅延ブロックにおいて、複数の遅延時間から一つの遅延時間を選択することを制御する。すなわち、遅延回路部１０１は、各遅延ブロックが選択した遅延時間の和をデッドタイムを規定する遅延時間として設定し、入力したパルス信号を設定した遅延時間遅延させて出力する。
【００２１】
各遅延ブロックにより、デッドタイムを規定する遅延時間を広範囲に複数ステップで設定可能になっている。また、遅延時間に応じてステップ間隔を変更可能となっている。図２では、制御信号Ｄ１、Ｄ２、Ｄ３に基づいて、デッドタイムが８ステップで設定される。８ステップで設定されるデッドタイムのステップ間隔は、制御信号Ｄ１により制御される。制御信号Ｄ１が一方の論理（例えば、０）のとき、ステップ間隔は上述の最小遅延時間２ｎｓに設定され、他方の論理（一方の論理が０のとき、１）のとき、最小遅延時間２ｎｓの２倍の４ｎｓに設定される。このようにして、デッドタイムを規定する遅延時間に応じてステップ間隔が異なる複数ステップの遅延時間を設定することができる。
【００２２】
制御信号ＤＡは、外部端子などの制御信号出力部（図示していない）から出力される。制御信号ＤＡは、外部端子を介してＨ（１）、Ｌ（０）の値が制御される。
【００２３】
図３は、第１遅延ブロック１２０の構成の一例を示す回路図である。図３（ａ）では、第１遅延ブロック１２０−１は、遅延素子１２１とセレクタ１２２で構成され、図３（ｂ）では、第１遅延ブロック１２０−２は、遅延素子１２１とスイッチ１２３で構成される例を示している。遅延素子１２１は、信号を８ｎｓ遅延させる。制御信号Ｄ１は、セレクタ１２２あるいはスイッチ１２３を制御して、遅延素子１２１を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。
【００２４】
図４は、第２遅延ブロック１３０の構成の一例を示す回路図である。図４（ａ）では、第２遅延ブロック１３０−１は、遅延素子１３１、１３２とセレクタ１３３、１３４で構成され、図４（ｂ）では、第２遅延ブロック１３０−２は、遅延素子１３１、１３２、セレクタ１３４及びスイッチ１３５で構成される例を示し、図４（ｃ）では、第２遅延ブロック１３０−３は、遅延素子１３１、１３２と、スイッチ１３５、１３６で構成される例を示している。遅延素子１３１、１３２は、信号を４ｎｓ遅延させる。制御信号Ｄ１は、セレクタ１３３あるいはスイッチ１３５を制御して、遅延素子１３１を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。制御信号Ｄ２は、セレクタ１３４あるいはスイッチ１３６を制御して、遅延素子１３２を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。
【００２５】
図５は、第３遅延ブロック１４０の構成の一例を示す回路図である。図５（ａ）では、第３遅延ブロック１４０−１は、遅延素子１４１、１４２とセレクタ１４３、１４４で構成され、図５（ｂ）では、第３遅延ブロック１４０−２は、遅延素子１４１、１４２、セレクタ１４４及びスイッチ１４５で構成される例を示し、図５（ｃ）では、第３遅延ブロック１４０−３は、遅延素子１４１、１４２と、スイッチ１４５、１４６で構成される例を示している。遅延素子１４１、１４２は、信号を２ｎｓ遅延させる。制御信号Ｄ１は、セレクタ１４３あるいはスイッチ１４５を制御して、遅延素子１４１を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。制御信号Ｄ３は、セレクタ１４４あるいはスイッチ１４６を制御して、遅延素子１４２を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。
【００２６】
第１、第２及び第３の各遅延ブロックの遅延素子は、偶数個、例えば、２個が直列接続されたインバータで構成され、第１、第２、第３の順番で短い時間となっている。
また、図６に、図３から図５に示したセレクタの構成の一例を示している。セレクタ２００は、ＮＯＴ回路２０１とＮＡＮＤ２０２〜２０４で構成する回路とそれを制御する制御信号ＤＡが接続されている。なお、図３から図５には、第１、第２及び第３の各遅延ブロックの構成の一例を示したが、これらに限られるわけではなく、同様の機能を実現する構成であれば、これらに限られない。また、ステップ間隔や遅延時間は一例であり、これらの値に限られるわけではない。
【００２７】
続いて、図１から図５を用いてデッドタイム制御回路１０の動作を説明する。図１から図５に示すデッドタイム制御回路１０では、デッドタイムは０〜２０ｎｓの範囲で設定可能である。より詳しくは以下の通りである。制御信号（外部端子）は、Ｌ（０）とＨ（１）の値をとるものとする。
【００２８】
第１遅延ブロック１２０は制御信号Ｄ１の制御により、０ｎｓまたは８ｎｓで可変可能である。第２遅延ブロック１３０は制御信号Ｄ２の制御により、Ｄ１＝Ｌのときは０ｎｓまたは４ｎｓで、Ｄ１＝Ｈのときは０ｎｓまたは８ｎｓで可変可能である。第３遅延ブロック１４０は制御信号Ｄ３の制御により、Ｄ１＝Ｌのときは０ｎｓまたは２ｎｓで、Ｄ１＝Ｈのときは０ｎｓまたは４ｎｓで可変可能である。
【００２９】
各論理入力（制御信号Ｄ１〜Ｄ３）によって、図７のようなデッドタイムのデジタル制御を実現している。図７は、図１に示すデッドタイム制御回路の動作を説明する図である。図７に示すように、デッドタイム制御回路１０は、０、２、４、６、８、１２、１６、２０ｎｓのデッドタイムを設定することができる。また、０〜８ｎｓは、ステップ間隔で、８〜２０ｎｓは、ステップ間隔４ｎｓで設定することができる。このように、制御信号Ｄ１〜Ｄ３を用いることによって、デッドタイムに応じてステップ間隔が異なる複数ステップのデッドタイムを設定することが可能になっている。例えば、図２では、３ビットの信号線によって、広範囲のデッドタイムを制御している。
【００３０】
以上のように、本発明の好適な実施形態では、遅延回路に工夫をこらして、少ない外部端子からデジタル方式でより細かい遅延時間を設定できるようにしている。これにより、遅延素子を外付けすることなく、少ない外部端子と内部素子の構成による回路規模の小さいＩＣチップによって、デッドタイムに応じてステップ間隔を変更可能にして、デッドタイムを広範囲に複数ステップで精度よく設定することができる。
【００３１】
尚、上記実施形態では、本発明のデッドタイム制御回路が適用されるプッシュプル構成の２つのスイッチング素子として、どちらもＮチャネル型ＭＯＳＦＥＴで構成される場合を例として説明したが、ＣＭＯＳ構成のＭＯＳＦＥＴで構成される場合でも適用可能である。この場合、並列入力される活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号とは、互いに論理レベルが同一の二つのパルス信号のことである。また、論理回路部１０２ａ、１０２ｂのうち論理回路部１０２ａは、ＯＲゲート（ＯＲ回路）で構成される。
【００３２】
また、上記実施形態では、制御信号ＤＡとしてｍ＝３ビットの制御信号ＤＡ、第一制御信号として制御信号ＤＡのうち、上位側ｍ１＝１ビットの制御信号Ｄ１、第二制御信号として下位側ｍ２＝ｍ−ｍ１＝２ビットの制御信号Ｄ２、Ｄ３を一例として説明したが、これに限られるわけではない。すなわち、遅延回路部にｍビット（ｍは２以上の整数）の制御信号ＤＡのうち、上位側ｍ１ビット（ｍ１は１以上の整数）を第一制御信号として入力し、下位側ｍ２ビット（ｍ２は１以上の整数）を第二制御信号として入力することができる。デッドタイムは、ｍビットの制御信号ＤＡに基づいて、最大２ｍステップで設定することができる。２ｍステップで設定されるデッドタイムのステップ間隔は、第一制御信号により、ｎ（≦２ｍ１）通り（ｎは２以上の整数）の異なるステップ間隔に制御することができる。
【００３３】
第一遅延回路は、第一制御信号に基づいて、ｎ通りの遅延時間から第１遅延時間を一つ選択して入力したパルス信号を遅延させることができる。ｎ通りの遅延時間のうち１つは０であり、他のｎ−１通りは所定の最小遅延時間（０を除く）を２０×２ｍ２、・・・、Σ２（ｍ１＋１−ｘ）×２ｍ２（ｘ＝２〜ｎ）倍して算出することができる。
第二遅延回路は、第一制御信号に基づいて、ｎ通りのステップ間隔のうち選択された第１遅延時間に応じたステップ間隔を選択することができる。ｎ通りのステップ間隔のうち１つは所定の最小遅延時間であり、他のｎ−１通りは最小遅延時間を２１、・・・、２（Ｘ−１）（ｘ＝２〜ｎ）倍して算出することができる。第二制御信号に基づいて、最大２ｍ２通りの遅延時間から第２遅延時間を一つ選択して入力したパルス信号を遅延させることができる。２ｍ２通りの遅延時間のうち１つは０であり、他は選択されたステップ間隔のステップで０に加算して算出することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明のデッドタイム制御回路の構成の一例を示すブロック図である。
【図２】図１のデッドタイム制御回路に用いられる遅延回路のブロック図である。
【図３】図２の遅延回路の第１遅延ブロックの一例を示す回路図である。
【図４】図２の遅延回路の第２遅延ブロックの一例を示す回路図である。
【図５】図２の遅延回路の第３遅延ブロックの一例を示す回路図である。
【図６】図３〜図５に示すセレクタの一例を示す回路図である。
【図７】図１のデッドタイム制御回路の動作を説明する図である。
【図８】特許文献１に記載の駆動回路を示す回路図である。
【図９】図８の駆動回路のタイミングチャートである。
【図１０】特許文献２に記載の駆動回路を示す回路図である。
【符号の説明】
【００３５】
１０ デッドタイム制御回路
１００ａ 第１のパルス信号生成回路
１００ｂ 第２のパルス信号生成回路
１０１ａ、１０１ｂ 遅延回路部
１０２ａ、１０２ｂ 論理回路部（ＡＮＤゲート）
１１０Ａ 第１遅延回路
１１０Ｂ 第２遅延回路
１２０、１２０−１、１２０−２ 第１遅延ブロック
１２１ 遅延素子
１２２ セレクタ
１２３ スイッチ
１３０、１３０−１、１３０−２、１３０−３ 第２遅延ブロック
１３１、１３２ 遅延素子
１３３、１３４ セレクタ
１３５、１３６ スイッチ
１４０、１４０−１、１４０−２、１４０−３ 第３遅延ブロック
１４１、１４２ 遅延素子
１４３、１４４ セレクタ
１４５、１４６ スイッチ
２００ セレクタ
２０１ ＮＯＴ回路
２０２〜２０４ ＮＡＮＤ回路
【技術分野】
【０００１】
本発明は、デッドタイム制御回路に関し、特にプッシュプル構成の２つのスイッチング素子が同時に非導通となる時間（以下、これをデッドタイムという。）を制御するデッドタイム制御回路に関する。
【背景技術】
【０００２】
プッシュプル構成の２つのスイッチング素子がスイッチング動作するとき、２つのスイッチング素子に貫通電流が流れるのを防止するために、スイッチング素子の駆動回路には、２つのスイッチング素子が同時にオンしないようにデッドタイムを設けている。プッシュプル構成の２つのスイッチング素子として、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた回路が様々な用途に使用されている。特に、高速動作するデジタルアンプなどに使用される場合、デッドタイムは数ｎｓと非常に短くなり、デッドタイムを高精度に設定し、制御することが要求される。また、デッドタイムを広範囲に複数ステップで設定する際、比較的長いデッドタイムの場合はステップ間隔（複数のステップのステップ間の時間間隔）をある程度粗くして設定できるが、デッドタイムが数ｎｓと非常に短くなると、ステップ間隔を細かくして設定する必要がある。
【０００３】
デッドタイムを設定する技術が特許文献１に示されている。図８は、特許文献１に記載の駆動回路を示す回路図である。図８に示すように、駆動回路１は、負荷部８としての例えばスピーカやモータなどの駆動部に接続して駆動するものであり、２つのスイッチング素子としてのパワーＭＯＳＦＥＴＭ１，Ｍ２を駆動するプリドライバＩＣ（Integrated Circuit）である。この駆動回路１は、時定数を設定するための外付けＣＲ回路２，３と、駆動信号生成回路４とを有し、駆動回路１とＭＯＳＦＥＴＭ１，Ｍ２とにより例えばＤ級アンプなどが構成され、駆動回路１により生成された駆動信号によりＭＯＳＦＥＴＭ１，Ｍ２のゲートを駆動する。
【０００４】
外付けＣＲ回路２は、入力信号ＨＩが入力される入力端子７ａに接続され、抵抗Ｒ１とコンデンサＣ１とが直列に接続された積分回路である。外付けＣＲ回路３は、入力信号ＨＩと論理レベルが反転した入力信号ＬＩが入力される入力端子７ｂに接続され、抵抗Ｒ２とコンデンサＣ２とが直列に接続された積分回路である。
駆動信号生成回路４は、ＡＮＤゲート５ａ，５ｂと、高圧駆動回路６ａ，６ｂとからなり、２つのパワーＭＯＳＦＥＴのゲートを駆動するための駆動信号を生成する。
【０００５】
ＡＮＤゲート５ａの一方の入力端子は、抵抗Ｒ１とコンデンサＣ１との接続点と接続され、外付けＣＲ回路２からの出力信号が入力される。また、ＡＮＤゲート５ａの他方の入力端子には入力端子７ａを介して入力信号ＨＩが入力される。また、ＡＮＤゲート５ｂの一方の入力端子には、入力端子７ｂを介して入力信号ＬＩが入力される。また、ＡＮＤゲート５ｂの他方の入力端子は、抵抗Ｒ２とコンデンサＣ２との接続点と接続され、外付けＣＲ回路３の出力信号が入力される。
高圧駆動回路６ａ，６ｂは、それぞれＡＮＤゲート５ａ，５ｂの出力信号を増幅して駆動信号Ｈｏｕｔ，Ｌｏｕｔを出力する。この駆動信号生成回路４は、ＡＮＤゲート５ａ，５ｂと高圧駆動回路６ａ，６ｂとが例えばＳＯＩ（Silicon On Insulator）プロセスにて素子分離酸化膜を介して同一ＩＣチップに形成される。
【０００６】
図９は、駆動回路におけるタイミングチャートである。図９（Ａ），図９（Ｂ）に示すように、入力信号ＨＩ，ＬＩは、互いに反転した論理レベルのパルス信号である。そして、ＡＮＤゲート５ａに入力信号ＨＩと、この入力信号ＨＩの外付けＣＲ回路２からの出力とが入力され、図９（Ｃ）に示すように、入力信号ＨＩの立ち上がり時間がＣＲ回路２の時定数で決定される時間ｄｔだけ遅延された信号ＨＩ２が出力される。また、ＡＮＤゲート５ｂに入力信号ＬＩと、この入力信号ＬＩの外付けＣＲ回路３からの出力とが入力され、図９（Ｄ）に示すように、入力信号ＬＩの立ち上がり時間がＣＲ回路３の時定数で決定される時間ｄｔだけ遅延された信号ＬＩ２が出力される。
【０００７】
信号ＨＩ２，ＬＩ２は高圧駆動回路６ａ，６ｂによりそれぞれ増幅され、駆動信号Ｈｏｕｔ，ＬｏｕｔとしてＭＯＳＦＥＴＭ１，Ｍ２のゲートに供給される。従って、この駆動信号Ｈｏｕｔ，Ｌｏｕｔは、図９（Ｅ），図９（Ｆ）に示すように、一方の信号の立ち下がりから他方の信号の立ち上がりまでに遅延時間としてデッドタイムｄｔが付加された信号となっている。ＭＯＳＦＥＴＭ１，Ｍ２は、駆動信号Ｈｏｕｔ，Ｌｏｕｔの立ち下がりで不活性化（オフ）し、立ち上がりで活性化（オン）する。従って、この場合、入力信号ＨＩ，ＬＩは、立ち下がりが不活性化パルスエッジであり、立ち上がりが活性化パルスエッジである。以上のようにして、ＭＯＳＦＥＴのゲートを制御することで、２つのＭＯＳＦＥＴ間を貫通して電流が流れることを防止することができる。
【０００８】
上述の特許文献１によるデッドタイムを設定する技術を用いた場合、デッドタイムに応じて、外付けＣＲ回路２，３を構成する抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２として、高精度の部品を選択、入手して使用する。これにより、デッドタイムを広範囲に複数ステップで設定する際、比較的長いデッドタイムに設定する場合はステップ間隔をある程度粗くして設定し、デッドタイムが数ｎｓと非常に短くなると、ステップ間隔を細かくして設定することができる。このデッドタイムを設定する技術を用いたＩＣを用いて、１ステップだけの設定を行う場合は、そのステップでのデッドタイムに応じた抵抗値の抵抗Ｒ１，Ｒ２と容量値のコンデンサＣ１，Ｃとを選択、入手すればよいが、広範囲の複数ステップで設定を行う場合は、それらの各ステップでのデッドタイムに応じた抵抗値の抵抗Ｒ１，Ｒ２と容量値のコンデンサＣ１，Ｃとを選択、入手しなければならず、部品点数が増加するとともに、選択、入手および保管等の管理工数も増加する。
【０００９】
また、特許文献２には、遅延時間を広い範囲で細かく複数ステップで設定することができる遅延回路が示されている。図１０は、特許文献２に記載の遅延回路の構成を示すブロック図である。図１０に示すように、例えば、２つの遅延回路４６ａ，４６ｂが直列に接続された場合には、第１の遅延回路４６ａは遅延時間を細かく設定できるように、第２の遅延回路４６ｂは遅延時間を大まかに設定できるように構成される。第１及び第２の遅延回路４６ａ，４６ｂの遅延時間は、それぞれレジスタ１９の下位ビット、上位ビットにより設定される。例えば、レジスタ１９の下位ビット、上位ビットがそれぞれ、２ビット、１ビットとし、第１の遅延回路４６ａのインバータ１１の２段当たりの遅延時間を△ｄ＝２ｎｓ、第２の遅延回路４６ｂのインバータ１１の２段当たりの遅延時間を△Ｄ＝△ｄ×４＝８ｎｓとする。このとき、第１の遅延回路４６ａに入力された信号が第２の遅延回路４６ｂから出力されるときの遅延時間は、０、２、４、６、８、１０、１２、１４ｎｓの８ステップで設定可能である。
【００１０】
上述の特許文献２の技術をデッドタイムを設定する技術に応用した場合、デッドタイムに応じて、レジスタ１９の下位ビット、上位ビットにより設定することにより、上述のようなデッドタイム間隔でデッドタイムを広範囲に複数ステップで設定することができる。複数ステップでのデッドタイムを、例えば、０、２、４、６、１０、１４ｎｓとし、ステップ間隔を０〜６ｎｓは２ｎｓステップの細かいステップ間隔で、６〜１４ｎｓは４ｎｓの粗いステップ間隔で制御できるＩＣの要求があるとき、上述の８ステップで設定可能なデッドタイム制御を適用したＩＣを用いた場合について考察する。この場合、８ｎｓと１０ｎｓが使用されず無駄となる。言い換えれば、遅延素子を構成する無駄なインバータ１１が存在することになる。これはＩＣチップの面積が必要以上に大きくなることを意味する。
【００１１】
また、上述の０、２、４、６、１０、１４ｎｓより更に広範囲、例えば、０、２、４、６、８、１２、１６、２０ｎｓでは、ステップ間隔を０〜８ｎｓは２ｎｓの細かいステップ間隔で、８〜２０ｎｓは４ｎｓの粗いステップ間隔で制御できるＩＣの要求があるとき、特許文献２の技術を応用したデッドタイム制御を適用したＩＣを用いた場合について考察する。この場合、ステップ間隔が等間隔の少なくとも０、２、４、６、８、１０、１２、１４、１６、１８、２０ｎｓの１１ステップで設定可能である必要がある。このためには、下位ビット、上位ビットがそれぞれ、２ビット、１ビットではなく、３ビット、１ビット必要となる。この場合、下位ビット＋上位ビットが３ビットから４ビットとなり、レジスタ１９にデータをパラレルに入力する場合や、レジスタ１９を用いずにビット信号を外部から直接入力する場合は、入力端子数が増加するという問題がある。また、この場合、１０、１４、１８ｎｓが使用されず無駄となる。この場合も、遅延素子を構成する無駄なインバータ１１が存在することになり、ＩＣチップの面積が必要以上に大きくなることを意味する。
【特許文献１】特開２００５−２６０７７３号公報
【特許文献２】特開２０００−３５７９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記で説明したように、従来の技術ではデッドタイムを広範囲に複数ステップで設定する際、デッドタイムに応じてステップ間隔を変更することを、遅延素子を外付けすることなく、回路規模の小さいＩＣチップで実施することは困難であった。
【課題を解決するための手段】
【００１３】
本発明のデッドタイム制御回路の一態様は、活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号を並列入力し、入力したパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路１０であって、制御信号（例えば、図１の制御信号ＤＡ）に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部と、前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部（例えば、図１の論理回路部１０２ａ、１０２ｂ）と、を備える。複数のステップ間隔に基づいて、複数の遅延時間が設定できる遅延回路部を備え、制御信号に基づいて複数の遅延時間のうちのいずれかを選択するように制御することにより、デッドタイムを広範囲に複数ステップで設定する際のステップ間隔を、デッドタイムが比較的短い制御では比較的細かく、デッドタイムが比較的長い制御では比較的粗くして制御することができる。
【発明の効果】
【００１４】
本発明によれば、デッドタイムを広範囲に複数ステップで設定する際、デッドタイムに応じてステップ間隔を変更することを、遅延素子を外付けすることなく、回路規模の小さいＩＣチップで実施することができる。これにより、デッドタイムを広範囲に精度よく設定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照しながら説明する。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
また、本明細書では、同じ構成要素が複数存在し、それぞれを区別する場合に、符号に接尾辞を付加して、複数の構成要素それぞれを区別するものとする。例えば、図１では、複数の遅延回路部１０１ａ、１０１ｂを示している。図１を用いて説明する場合、遅延回路部１０１は、複数の遅延回路部１０１ａ、１０１ｂのいずれか一つまたは複数を示すものとし、遅延回路部１０１ａ（あるいは、遅延回路部１０１ｂのように接尾辞を付加した符号を用いる場合）は、複数の遅延回路部それぞれを示すものとする。
【００１６】
図１は、本発明のデッドタイム制御回路の構成の一例を示すブロック図である。以下、図１に示すデッドタイム制御回路１０は、プッシュプル構成の２つのスイッチング素子として、図８に示す回路と同様に、どちらもＮチャネル型ＭＯＳＦＥＴで構成される場合に適用されるものとして説明する。図１に示すデッドタイム制御回路１０は、第１のパルス信号生成回路１００ａ、第２のパルス信号生成回路１００ｂ、遅延回路部（遅延部）１０１ａ、１０１ｂ、論理回路部（信号生成部）１０２ａ、１０２ｂを備える。デッドタイム制御回路１０は、活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号を並列入力（図１では、ＨＩとＬＩ）し、入力したパルス信号のうち活性化パルスエッジを遅延させて並列出力する。本実施形態では、活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号とは、互いに論理レベルが異なる二つのパルス信号のことである。
【００１７】
遅延回路部１０１ａ、１０１ｂは、デッドタイムを規定する遅延時間を設定し、設定した遅延時間に基づいて前記パルス信号を遅延させる。論理回路部１０２ａ、１０２ｂは、ＡＮＤゲート（ＡＮＤ回路）であり、入力したパルス信号と、遅延回路部１０１ａ、１０１ｂが遅延させたパルス信号との論理積を出力する。ＨＩ、ＬＩは、入力信号（パルス信号）を示し、ＨＯ、ＬＯは、出力信号（活性化パルスエッジを遅延させたパルス信号）を示す。ＤＡは、遅延時間を制御する複数ビットの制御信号であり、図２を用いて詳細は後述する。
【００１８】
図２は、本発明の遅延回路部の構成の一例を示すブロック図である。遅延回路部１０１は、第一遅延回路１１０Ａと第二遅延回路１１０Ｂとを備える。また、第一遅延回路１１０Ａは、第１遅延ブロック（第一遅延部）１２０を備え、第二遅延回路１１０Ｂは、第２遅延ブロック（第二遅延部）１３０と、第３遅延ブロック（第三遅延部）１４０とを備える。第一遅延回路１１０Ａ及び第二遅延回路１１０Ｂ、すなわち、第１、第２及び第３の各遅延ブロックは直列に接続されている。また、図１で示した制御信号ＤＡの具体例として、ｍ＝３ビットのＤ１（上位１ビット）からＤ３（下位１ビット）を示している。遅延回路部１０１はＤ１からＤ３の外部端子からの論理入力によって制御される。ｍ＝３ビットの制御信号ＤＡのうち、上位側ｍ１＝１ビットの制御信号Ｄ１を第一制御信号として入力し、下位側ｍ２＝ｍ−ｍ１＝２ビットの制御信号Ｄ２、Ｄ３を第二制御信号として入力する。デッドタイムは、ｍ＝３ビットの制御信号ＤＡに基づいて、２ｍ＝８ステップで設定される。８ステップで設定されるデッドタイムのステップ間隔は、制御信号Ｄ１により、ｎ＝２つの異なるステップ間隔に制御される。
【００１９】
第一遅延回路１１０Ａは、上位１ビットの制御信号Ｄ１を入力し、制御信号Ｄ１に基づいて、ｎ＝２つの遅延時間から第１遅延時間を一つ選択して入力したパルス信号を遅延させる。ｎ＝２つの遅延時間のうち１つは０であり、他の１つは所定の最小遅延時間（０を除く）、図２の例では２ｎｓを４倍して算出される８ｎｓである。
第二遅延回路１１０Ｂは、第一遅延回路１１０Ａから出力されるパルス信号を入力する。さらに、制御信号Ｄ２、Ｄ３を入力する。制御信号Ｄ１に基づいて、ｎ＝２つのステップ間隔のうち選択された第１遅延時間に応じたステップ間隔を選択する。ｎ＝２つのステップ間隔のうち１つは所定の最小遅延時間、図２の例では２ｎｓであり、他の１つは最小遅延時間２ｎｓを２倍して算出される４ｎｓである。制御信号Ｄ２、Ｄ３に基づいて、２ｍ２＝４つの遅延時間から第２遅延時間を一つ選択して入力したパルス信号を遅延させる。ステップ間隔が２ｎｓのとき、４つの遅延時間のうち１つは０であり、他は２ｎｓステップで０に加算されて算出される２、４、６ｎｓである。ステップ間隔が４ｎｓのとき、４つの遅延時間のうち１つは０であり、他は４ｎｓステップで０に加算されて算出される４、８、１２ｎｓである。
【００２０】
第１遅延ブロック１２０は、制御信号Ｄ１を入力し、制御信号Ｄ１に基づいて、遅延時間０ｎｓまたは８ｎｓのいずれかを第１遅延時間として選択する。第２遅延ブロック１３０は、制御信号Ｄ１、Ｄ２を入力し、制御信号Ｄ１に基づいて、遅延時間８ｎｓまたは４ｎｓのいずれかを選択するとともに、制御信号Ｄ２に基づいて、遅延時間０ｎｓまたは制御信号Ｄ１により選択された８ｎｓまたは４ｎｓの１つのいずれかを第２遅延時間として選択する。第３遅延ブロック１４０は、制御信号Ｄ１、Ｄ３を入力し、制御信号Ｄ１に基づいて、遅延時間４ｎｓまたは２ｎｓのいずれかを選択するとともに、制御信号Ｄ３に基づいて、遅延時間０ｎｓまたは制御信号Ｄ１により選択された４ｎｓまたは２ｎｓの１つのいずれかを第２遅延時間として選択する。入力信号（ＨＩまたはＬＩ）は、第１遅延ブロック１２０、第２遅延ブロック１３０、並びに第３遅延ブロック１４０それぞれが選択した遅延時間の和だけ活性化パルスエッジと非活性化パルスエッジの両方とも遅延させられ、遅延した出力信号（ＨＯまたはＬＯ）が遅延回路部１０１から出力される。制御信号ＤＡは、第１、第２および第３の各遅延ブロックにおいて、複数の遅延時間から一つの遅延時間を選択することを制御する。すなわち、遅延回路部１０１は、各遅延ブロックが選択した遅延時間の和をデッドタイムを規定する遅延時間として設定し、入力したパルス信号を設定した遅延時間遅延させて出力する。
【００２１】
各遅延ブロックにより、デッドタイムを規定する遅延時間を広範囲に複数ステップで設定可能になっている。また、遅延時間に応じてステップ間隔を変更可能となっている。図２では、制御信号Ｄ１、Ｄ２、Ｄ３に基づいて、デッドタイムが８ステップで設定される。８ステップで設定されるデッドタイムのステップ間隔は、制御信号Ｄ１により制御される。制御信号Ｄ１が一方の論理（例えば、０）のとき、ステップ間隔は上述の最小遅延時間２ｎｓに設定され、他方の論理（一方の論理が０のとき、１）のとき、最小遅延時間２ｎｓの２倍の４ｎｓに設定される。このようにして、デッドタイムを規定する遅延時間に応じてステップ間隔が異なる複数ステップの遅延時間を設定することができる。
【００２２】
制御信号ＤＡは、外部端子などの制御信号出力部（図示していない）から出力される。制御信号ＤＡは、外部端子を介してＨ（１）、Ｌ（０）の値が制御される。
【００２３】
図３は、第１遅延ブロック１２０の構成の一例を示す回路図である。図３（ａ）では、第１遅延ブロック１２０−１は、遅延素子１２１とセレクタ１２２で構成され、図３（ｂ）では、第１遅延ブロック１２０−２は、遅延素子１２１とスイッチ１２３で構成される例を示している。遅延素子１２１は、信号を８ｎｓ遅延させる。制御信号Ｄ１は、セレクタ１２２あるいはスイッチ１２３を制御して、遅延素子１２１を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。
【００２４】
図４は、第２遅延ブロック１３０の構成の一例を示す回路図である。図４（ａ）では、第２遅延ブロック１３０−１は、遅延素子１３１、１３２とセレクタ１３３、１３４で構成され、図４（ｂ）では、第２遅延ブロック１３０−２は、遅延素子１３１、１３２、セレクタ１３４及びスイッチ１３５で構成される例を示し、図４（ｃ）では、第２遅延ブロック１３０−３は、遅延素子１３１、１３２と、スイッチ１３５、１３６で構成される例を示している。遅延素子１３１、１３２は、信号を４ｎｓ遅延させる。制御信号Ｄ１は、セレクタ１３３あるいはスイッチ１３５を制御して、遅延素子１３１を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。制御信号Ｄ２は、セレクタ１３４あるいはスイッチ１３６を制御して、遅延素子１３２を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。
【００２５】
図５は、第３遅延ブロック１４０の構成の一例を示す回路図である。図５（ａ）では、第３遅延ブロック１４０−１は、遅延素子１４１、１４２とセレクタ１４３、１４４で構成され、図５（ｂ）では、第３遅延ブロック１４０−２は、遅延素子１４１、１４２、セレクタ１４４及びスイッチ１４５で構成される例を示し、図５（ｃ）では、第３遅延ブロック１４０−３は、遅延素子１４１、１４２と、スイッチ１４５、１４６で構成される例を示している。遅延素子１４１、１４２は、信号を２ｎｓ遅延させる。制御信号Ｄ１は、セレクタ１４３あるいはスイッチ１４５を制御して、遅延素子１４１を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。制御信号Ｄ３は、セレクタ１４４あるいはスイッチ１４６を制御して、遅延素子１４２を通過した信号を選択するか否かを制御することによって、遅延時間を設定している。
【００２６】
第１、第２及び第３の各遅延ブロックの遅延素子は、偶数個、例えば、２個が直列接続されたインバータで構成され、第１、第２、第３の順番で短い時間となっている。
また、図６に、図３から図５に示したセレクタの構成の一例を示している。セレクタ２００は、ＮＯＴ回路２０１とＮＡＮＤ２０２〜２０４で構成する回路とそれを制御する制御信号ＤＡが接続されている。なお、図３から図５には、第１、第２及び第３の各遅延ブロックの構成の一例を示したが、これらに限られるわけではなく、同様の機能を実現する構成であれば、これらに限られない。また、ステップ間隔や遅延時間は一例であり、これらの値に限られるわけではない。
【００２７】
続いて、図１から図５を用いてデッドタイム制御回路１０の動作を説明する。図１から図５に示すデッドタイム制御回路１０では、デッドタイムは０〜２０ｎｓの範囲で設定可能である。より詳しくは以下の通りである。制御信号（外部端子）は、Ｌ（０）とＨ（１）の値をとるものとする。
【００２８】
第１遅延ブロック１２０は制御信号Ｄ１の制御により、０ｎｓまたは８ｎｓで可変可能である。第２遅延ブロック１３０は制御信号Ｄ２の制御により、Ｄ１＝Ｌのときは０ｎｓまたは４ｎｓで、Ｄ１＝Ｈのときは０ｎｓまたは８ｎｓで可変可能である。第３遅延ブロック１４０は制御信号Ｄ３の制御により、Ｄ１＝Ｌのときは０ｎｓまたは２ｎｓで、Ｄ１＝Ｈのときは０ｎｓまたは４ｎｓで可変可能である。
【００２９】
各論理入力（制御信号Ｄ１〜Ｄ３）によって、図７のようなデッドタイムのデジタル制御を実現している。図７は、図１に示すデッドタイム制御回路の動作を説明する図である。図７に示すように、デッドタイム制御回路１０は、０、２、４、６、８、１２、１６、２０ｎｓのデッドタイムを設定することができる。また、０〜８ｎｓは、ステップ間隔で、８〜２０ｎｓは、ステップ間隔４ｎｓで設定することができる。このように、制御信号Ｄ１〜Ｄ３を用いることによって、デッドタイムに応じてステップ間隔が異なる複数ステップのデッドタイムを設定することが可能になっている。例えば、図２では、３ビットの信号線によって、広範囲のデッドタイムを制御している。
【００３０】
以上のように、本発明の好適な実施形態では、遅延回路に工夫をこらして、少ない外部端子からデジタル方式でより細かい遅延時間を設定できるようにしている。これにより、遅延素子を外付けすることなく、少ない外部端子と内部素子の構成による回路規模の小さいＩＣチップによって、デッドタイムに応じてステップ間隔を変更可能にして、デッドタイムを広範囲に複数ステップで精度よく設定することができる。
【００３１】
尚、上記実施形態では、本発明のデッドタイム制御回路が適用されるプッシュプル構成の２つのスイッチング素子として、どちらもＮチャネル型ＭＯＳＦＥＴで構成される場合を例として説明したが、ＣＭＯＳ構成のＭＯＳＦＥＴで構成される場合でも適用可能である。この場合、並列入力される活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号とは、互いに論理レベルが同一の二つのパルス信号のことである。また、論理回路部１０２ａ、１０２ｂのうち論理回路部１０２ａは、ＯＲゲート（ＯＲ回路）で構成される。
【００３２】
また、上記実施形態では、制御信号ＤＡとしてｍ＝３ビットの制御信号ＤＡ、第一制御信号として制御信号ＤＡのうち、上位側ｍ１＝１ビットの制御信号Ｄ１、第二制御信号として下位側ｍ２＝ｍ−ｍ１＝２ビットの制御信号Ｄ２、Ｄ３を一例として説明したが、これに限られるわけではない。すなわち、遅延回路部にｍビット（ｍは２以上の整数）の制御信号ＤＡのうち、上位側ｍ１ビット（ｍ１は１以上の整数）を第一制御信号として入力し、下位側ｍ２ビット（ｍ２は１以上の整数）を第二制御信号として入力することができる。デッドタイムは、ｍビットの制御信号ＤＡに基づいて、最大２ｍステップで設定することができる。２ｍステップで設定されるデッドタイムのステップ間隔は、第一制御信号により、ｎ（≦２ｍ１）通り（ｎは２以上の整数）の異なるステップ間隔に制御することができる。
【００３３】
第一遅延回路は、第一制御信号に基づいて、ｎ通りの遅延時間から第１遅延時間を一つ選択して入力したパルス信号を遅延させることができる。ｎ通りの遅延時間のうち１つは０であり、他のｎ−１通りは所定の最小遅延時間（０を除く）を２０×２ｍ２、・・・、Σ２（ｍ１＋１−ｘ）×２ｍ２（ｘ＝２〜ｎ）倍して算出することができる。
第二遅延回路は、第一制御信号に基づいて、ｎ通りのステップ間隔のうち選択された第１遅延時間に応じたステップ間隔を選択することができる。ｎ通りのステップ間隔のうち１つは所定の最小遅延時間であり、他のｎ−１通りは最小遅延時間を２１、・・・、２（Ｘ−１）（ｘ＝２〜ｎ）倍して算出することができる。第二制御信号に基づいて、最大２ｍ２通りの遅延時間から第２遅延時間を一つ選択して入力したパルス信号を遅延させることができる。２ｍ２通りの遅延時間のうち１つは０であり、他は選択されたステップ間隔のステップで０に加算して算出することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明のデッドタイム制御回路の構成の一例を示すブロック図である。
【図２】図１のデッドタイム制御回路に用いられる遅延回路のブロック図である。
【図３】図２の遅延回路の第１遅延ブロックの一例を示す回路図である。
【図４】図２の遅延回路の第２遅延ブロックの一例を示す回路図である。
【図５】図２の遅延回路の第３遅延ブロックの一例を示す回路図である。
【図６】図３〜図５に示すセレクタの一例を示す回路図である。
【図７】図１のデッドタイム制御回路の動作を説明する図である。
【図８】特許文献１に記載の駆動回路を示す回路図である。
【図９】図８の駆動回路のタイミングチャートである。
【図１０】特許文献２に記載の駆動回路を示す回路図である。
【符号の説明】
【００３５】
１０ デッドタイム制御回路
１００ａ 第１のパルス信号生成回路
１００ｂ 第２のパルス信号生成回路
１０１ａ、１０１ｂ 遅延回路部
１０２ａ、１０２ｂ 論理回路部（ＡＮＤゲート）
１１０Ａ 第１遅延回路
１１０Ｂ 第２遅延回路
１２０、１２０−１、１２０−２ 第１遅延ブロック
１２１ 遅延素子
１２２ セレクタ
１２３ スイッチ
１３０、１３０−１、１３０−２、１３０−３ 第２遅延ブロック
１３１、１３２ 遅延素子
１３３、１３４ セレクタ
１３５、１３６ スイッチ
１４０、１４０−１、１４０−２、１４０−３ 第３遅延ブロック
１４１、１４２ 遅延素子
１４３、１４４ セレクタ
１４５、１４６ スイッチ
２００ セレクタ
２０１ ＮＯＴ回路
２０２〜２０４ ＮＡＮＤ回路
【特許請求の範囲】
【請求項１】
活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号を並列入力し、入力したパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路であって、
制御信号に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部と、
前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部と、を備えるデッドタイム制御回路。
【請求項２】
前記制御信号は、第一制御信号と、第二制御信号とからなり、
前記遅延回路部は、
前記前記第一制御信号に基づいて、複数の遅延時間から第一遅延時間を一つ選択して前記入力したパルス信号を遅延させる第一遅延回路と、
前記第一遅延回路から出力されるパルス信号を入力し、前記第一制御信号に基づいて前記選択された第一遅延時間に応じたステップ間隔の複数ステップの遅延時間を選択するとともに、前記第二制御信号に基づいて、前記選択されたステップ間隔の複数ステップの遅延時間から第二遅延時間を一つ選択して前記第一遅延回路から入力したパルス信号を遅延させる第二遅延回路と、を備えることを特徴とする請求項１記載のデッドタイム制御回路。
【請求項３】
前記制御信号は、ｍビット（ｍは２以上の整数）制御信号からなり、
前記第一制御信号は、前記ｍビットの上位側ｍ１ビット（ｍ１は１以上の整数）であり、
前記第二制御信号は、前記ｍビットの下位側ｍ２ビット（ｍ２は１以上の整数）であり、
前記ステップ間隔として、ｎ（≦２ｍ１、ｎは２以上の整数）通りの異なるステップ間隔を有し、前記ｎ通りのステップ間隔のうち１つは所定の最小遅延時間であり、他は最小遅延時間を２１、・・・、２（Ｘ−１）（Ｘ＝２〜ｎ）倍して算出され、
前記第一遅延回路は、前記複数の遅延時間としてｎ通りの遅延時間を有し、前記ｎ通りの遅延時間のうち１つは０であり、他は所定の最小遅延時間を２０×２ｍ２、・・・、Σ２（ｍ１＋１−ｘ）×２ｍ２（ｘ＝２〜ｎ）倍して算出される（ｎ−１）通りの遅延時間であり、
前記第二遅延回路は、前記選択された第一遅延時間に応じたステップ間隔の複数の遅延時間として最大２ｍ２通りの遅延時間を有し、前記２ｍ２通りの遅延時間のうち１つは０であり、他は前記ステップ間隔で０に加算されて算出される遅延時間であることを特徴とする請求項２記載のデッドタイム制御回路。
【請求項４】
前記２つのパルス信号がプッシュプル構成の２つのスイッチング素子を駆動する駆動信号として用いられることを特徴とする請求項１乃至３のいずれかに記載のデッドタイム制御回路。
【請求項１】
活性化パルスエッジと不活性化パルスエッジとが互いに略一致する２つのパルス信号を並列入力し、入力したパルス信号の活性化パルスエッジを遅延させて互いの不活性化パルスエッジと活性化パルスエッジとの間にデッドタイムを付加して並列出力するデッドタイム制御回路であって、
制御信号に基づいて前記デッドタイムに応じたステップ間隔の複数ステップの遅延時間のいずれかを選択して前記入力したパルス信号の両パルスエッジを遅延させる遅延回路部と、
前記入力したパルス信号と前記遅延回路部が遅延させたパルス信号とを論理処理して前記活性化パルスエッジを遅延させた信号を生成する信号生成部と、を備えるデッドタイム制御回路。
【請求項２】
前記制御信号は、第一制御信号と、第二制御信号とからなり、
前記遅延回路部は、
前記前記第一制御信号に基づいて、複数の遅延時間から第一遅延時間を一つ選択して前記入力したパルス信号を遅延させる第一遅延回路と、
前記第一遅延回路から出力されるパルス信号を入力し、前記第一制御信号に基づいて前記選択された第一遅延時間に応じたステップ間隔の複数ステップの遅延時間を選択するとともに、前記第二制御信号に基づいて、前記選択されたステップ間隔の複数ステップの遅延時間から第二遅延時間を一つ選択して前記第一遅延回路から入力したパルス信号を遅延させる第二遅延回路と、を備えることを特徴とする請求項１記載のデッドタイム制御回路。
【請求項３】
前記制御信号は、ｍビット（ｍは２以上の整数）制御信号からなり、
前記第一制御信号は、前記ｍビットの上位側ｍ１ビット（ｍ１は１以上の整数）であり、
前記第二制御信号は、前記ｍビットの下位側ｍ２ビット（ｍ２は１以上の整数）であり、
前記ステップ間隔として、ｎ（≦２ｍ１、ｎは２以上の整数）通りの異なるステップ間隔を有し、前記ｎ通りのステップ間隔のうち１つは所定の最小遅延時間であり、他は最小遅延時間を２１、・・・、２（Ｘ−１）（Ｘ＝２〜ｎ）倍して算出され、
前記第一遅延回路は、前記複数の遅延時間としてｎ通りの遅延時間を有し、前記ｎ通りの遅延時間のうち１つは０であり、他は所定の最小遅延時間を２０×２ｍ２、・・・、Σ２（ｍ１＋１−ｘ）×２ｍ２（ｘ＝２〜ｎ）倍して算出される（ｎ−１）通りの遅延時間であり、
前記第二遅延回路は、前記選択された第一遅延時間に応じたステップ間隔の複数の遅延時間として最大２ｍ２通りの遅延時間を有し、前記２ｍ２通りの遅延時間のうち１つは０であり、他は前記ステップ間隔で０に加算されて算出される遅延時間であることを特徴とする請求項２記載のデッドタイム制御回路。
【請求項４】
前記２つのパルス信号がプッシュプル構成の２つのスイッチング素子を駆動する駆動信号として用いられることを特徴とする請求項１乃至３のいずれかに記載のデッドタイム制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−１７２３２３（Ｐ２００８−１７２３２３Ａ）
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願番号】特願２００７−１３７２（Ｐ２００７−１３７２）
【出願日】平成１９年１月９日（２００７．１．９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願日】平成１９年１月９日（２００７．１．９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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