【課題】貫通電流を防止するレベルシフト回路
【解決手段】従来のレベルシフト回路にＰＭＯＳトランジスタＭＰ３およびＭＰ４ならびにレベルシフト回路の出力信号をフィードバックするスイッチ制御回路を追加することで、従来回路の問題点であった貫通電流の流れる時間を減らし、消費電力を低減させ、かつ実装面積の増加を抑えながら高速動作させる。 （もっと読む）

【目的】高電位側のスイッチング素子ＳＷＨのオンオフ状態にかかわらずdv/dtノイズによる誤動作を対策することができるとともに、貫通電流の発生を抑制することのできるレベルシフト回路を提供する。
【構成】インバータＩＮＶ５，ＩＮＶ６、抵抗Ｒ８〜Ｒ１１およびトランジスタＭＰ３，ＭＰ４により、レベルシフトされたデータを記憶する記憶素子３０の出力を入力側にフィードバックするフィードバック回路を構成する。当該フィードバック回路により、第１および第２のスイッチ素子ＭＮ１，ＭＮ２をプルアップもしくはプルダウンする合成抵抗の抵抗値を上記記憶素子の出力に従い変化させて、貫通電流を発生させることなくdv/dtノイズによる誤動作を対策することができる。 （もっと読む）

【課題】閾値回路を低消費電力化する。
【解決手段】閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続され、ドレイン端子が出力端子ＯＵＴに接続された第１のＰＭＯＳトランジスタＱ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電流制限部Ｉ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電荷蓄積部Ｃ１とから構成される。電流制限部Ｉ１の電流値は、サブマイクロアンペア以下に設定される。 （もっと読む）

【課題】貫通電流を防止する。
【解決手段】ハイサイドトランジスタ１６およびローサイドトランジスタ１８それぞれのゲート電極３０、４０は、異なる位置に設けられた駆動用コンタクト３２（４２）と検出用コンタクト３４（４４）を介して信号を入出力可能に構成される。ハイサイドドライバ２２は、制御信号Ｓ１が第１レベルであり、かつローサイドトランジスタ１８側の検出用コンタクト４４の信号ＳＬがローレベルのとき、ハイサイドトランジスタ１６側の駆動用コンタクト３２にローレベルを印加する。ローサイドドライバ２４は、制御信号Ｓ１が第２レベルであり、かつハイサイドトランジスタ１６側の検出用コンタクト３４の信号ＳＨがハイレベルのとき、ローサイドトランジスタ１８側の駆動用コンタクト３２にハイレベルを印加する。 （もっと読む）

【課題】キャリア信号発振部から出力されるキャリア信号と異なる周波数でＰＷＭ変調して得られたゲート信号に相当するゲート信号を出力させる。
【解決手段】キャリア信号ｆｃを出力するキャリア信号発振部５と、そのキャリア信号ｆｃと電圧指令Ｖｕｒ，Ｖｖｒ，Ｖｗｒとを振幅比較してＰＷＭ信号Ｐｕ，Ｐｖ，Ｐｗを出力するコンパレータ４ａ，４ｂ，４ｃと、ＰＷＭ信号Ｐｕ，Ｐｖ，Ｐｗに応じて相補の第１ゲート信号Ｇｕ，Ｇｖ，Ｇｗ，第２ゲート信号Ｇｘ，Ｇｙ，Ｇｚを出力するデッドタイム発生回路６ａ，６ｂ，６ｃと、デッドタイム発生回路６ｂの第１ゲート信号Ｇｖと、デッドタイム発生回路６ｃの第２ゲート信号Ｇｚと、を入力するＡＮＤ回路８ａと、デッドタイム発生回路６ｂの第２ゲート信号Ｇｙと、デッドタイム発生回路６ｃの第１ゲート信号Ｇｗと、を入力するＯＲ回路８ｂと、を設ける。 （もっと読む）

【課題】Ｐチャンネル型ＭＯＳトランジスタをＯＦＦさせる時に、駆動信号生成回路内のプルアップトランジスタと他の素子に流れる貫通電流を抑制できる半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、従来の半導体装置のプルアップトランジスタ２０に代えて、ＮＡＮＤ素子７を設けた。その結果、プルアップトランジスタ２０を排除したことから、プルアップトランジスタ２０に起因する従来の半導体装置において課題であった、Ｐチャンネル型ＭＯＳトランジスタ１のＯＦＦ時に駆動信号生成回路内のプルアップトランジスタ２０と他の論理素子とに生じる貫通電流を抑制できる。 （もっと読む）

【課題】ＳＬＶＳを多値化して、多値のＣＭＬ及び２値のＳＬＶＳと比べ１ビット当りの消費電力を削減し、ＳＬＶＳの多値化に際して生じる論理値の違いによる電源電流の変動を補償した多値論理ドライバを提供する。
【解決手段】第１、２の差動プッシュプル回路（ＤＰＰ）は各々対応する第１、２の差動入力を受け、各々第１〜４のトランジスタ（Ｔｒ）を含み、第１、３のＴｒのドレーン（Ｄ）は電源に接続され、第２、４のＴｒのソース（Ｓ）は接地され、第１、３のＴｒのゲート（Ｇ）は正入力に接続され、第２、４のＴｒのＧは補入力に接続され、第１のＴｒのＳと第２のＴｒのＤ及び第３のＴｒのＳと第４のＴｒのＤは第１、２のＤＰＰに亘り正・補各々コモン接続されて単一の差動出力を形成し、第１、２のＤＰＰを構成する各４個のＴｒのオン時の抵抗値は差動出力に接続される伝送路の特性抵抗値Ｚｏを単位として各々３／２、３に設定されている。 （もっと読む）

【課題】直列接続されたスイッチング素子の貫通電流を防止するとともに、オンオフ切替時に生じる両スイッチング素子の同時オフ期間を短縮する。
【解決手段】ＭＯＳＦＥＴ７に電流が流れると、ＭＯＳＦＥＴ１３および抵抗１５を通して電流が流れ、抵抗１５に電圧が発生する。この電圧によりトランジスタ２４、カレントミラー回路２７、２８に電流が流れ、トランジスタ３２がオンして駆動回路１０の出力端子を電源線３の電位付近にまで引き下げるので、ゲート駆動信号ＳG1はオフ駆動の信号状態となる。同様に、ＭＯＳＦＥＴ６に電流が流れると、トランジスタ３９がオンして駆動回路１１の出力端子を電源線３の電位付近にまで引き下げるので、ゲート駆動信号ＳG2はオフ駆動の信号状態となる。 （もっと読む）

【課題】デッドタイムを設けることなく貫通電流を抑制することができるとともに、貫通電流を抑制しつつ高周波化を図ることができるドライバ回路およびＤＣ／ＤＣコンバータを提供する。
【解決手段】電源端子と接地端子との間に直列形態に接続され、デッドタイムのない相補的な一対の制御信号によってオン、オフ駆動される第１のスイッチング素子（ＳＷ１）と第２のスイッチング素子（ＳＷ２）を備えるドライバ回路において、少なくとも前記第１のスイッチング素子の制御端子に、オン状態での制御電圧を制限するリミッタ回路（ＬＭＴ１）を接続するようにした。 （もっと読む）

【課題】ハーフブリッジ回路を構成する２つのスイッチング素子を共にオンさせるような２つのパルス信号が入力された場合であっても、２つのスイッチング素子が同時にオンすることを確実に防止すること。
【解決手段】第１パルス信号と第２パルス信号に基づいて、第１出力端子（ＤＲＶ１）４からＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０に第１駆動信号が出力され、第１パルス信号と第２パルス信号に基づいて、第２出力端子（ＤＲＶ２）５から第２スイッチング素子であるＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１に第２駆動信号が出力されるように構成され、保護回路２０によりＰ型ＭＯＳＦＥＴ（ＭＯＳ１）１０及びＮ型ＭＯＳＦＥＴ（ＭＯＳ２）１１のうちの少なくとも一方がオフされるようにした。 （もっと読む）

【課題】低電力、小面積で実現するデューティ可変回路を提供する。
【解決手段】それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有する。前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する。 （もっと読む）

【課題】貫通電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合に、従来の半導体製造工程を活用することができるようにした半導体装置の提供。
【解決手段】この発明は、ローサイドスイッチを構成するトランジスタＱＮ２のゲート・ソース端子間にダイオード接続されるトランジスタＱＮ５と、ローサイドスイッチを構成するトランジスタＱＮ４のゲート・ソース端子間にダイオード接続されるトランジスタＱＮ６と、を備えている。そして、トランジスタＱＮ５のしきい値電圧がトランジスタＱＮ２のしきい値電圧よりも相対的に低くなっている。また、トランジスタＱＮ６のしきい値電圧がトランジスタＱＮ４のしきい値電圧よりも相対的に低くなっている。 （もっと読む）

【課題】負荷の誤動作をより確実に防止できる負荷駆動回路を提供する。
【解決手段】インピーダンス制御部１４は、電源が投入された直後の一定期間に出力端子のインピーダンスを一時的に高くするように制御して、ＬＥＤ３の誤点灯を防止する。具体的には、制御回路１１の信号出力部６がＣＭＯＳ型で構成され、出力端子にロウレベルを出力することでトランジスタ１をオンさせてＬＥＤ３を通電する場合、信号出力部６を構成するＦＥＴ８とグランド端子Ｇとの間に、ＰチャネルＦＥＴ１２とＮチャネルＦＥＴ１３とを並列接続したインピーダンス制御部１４を配置する。 （もっと読む）

【課題】高耐圧回路および絶縁デバイスを追加せずに、簡素で低コストで小形な回路でデッドタイムを補償電力変換装置とデッドタイム補償方法を提供する。
【解決手段】第１スイッチング素子と第２スイッチング素子を交互に駆動するＰＷＭ信号にオンディレイ時間を設けて第１ゲート信号と第２ゲート信号を生成するゲート信号生成部（２６）と、第１スイッチング素子を駆動する第１ゲートドライブ（２３）と、第２スイッチング素子を駆動する第２ゲートドライブ（２４）と、を備えた電力変換装置において、第２スイッチング素子のゲート電圧に基づいて、第２スイッチング素子がオフしてから第１スイッチング素子がオンするまでの第１デッドタイムと、第１スイッチング素子がオフしてから第２スイッチング素子がオンするまでの第２デッドタイムを生成するデッドタイム生成部（２５）を備え、ゲート信号生成部は、第１デッドタイムと第２デッドタイムに基づいて第１スイッチング素子のオンディレイ時間、および第２スイッチング素子のオンディレイ時間を可変する。 （もっと読む）

【課題】相補のＭＯＳＦＥＴが同時導通する貫通電流を低減する。
【解決手段】相補のＭＯＳＦＥＴスイッチング回路において、相補のＭＯＳＦＥＴのゲート電極に直列に挿入した導通終了方向のダイオードと並列にスイッチング周波数のインピーダンスが上記ゲート電極インピーダンスの１／２より低く、ＭＯＳＦＥＴが同時導通する時間がスイッチング周期の１／４より短く、スイッチング周期の１／４の周波数のインピーダンスがＭＯＳＦＥＴのゲート電極インピーダンスの２倍より高いインピーダンスのフェライトビーズを接続し、相補のＭＯＳＦＥＴのドレイン電極に直列にスイッチング周波数のインピーダンスがスイッチング周波数の容量性負荷のインピーダンスの１／２より低く、スイッチング周期の１／４の周波数のインピーダンスが容量性負荷のインピーダンスの２倍より高いフェライトビーズを接続する。 （もっと読む）

【課題】接地電圧と電源電圧の電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力制御信号に応じて入力信号に対応する信号を出力する場合、第１スイッチング素子により出力スイッチング素子を導通状態に駆動し、第２および第３スイッチング素子により出力スイッチング素子を非導通状態に駆動する。一方、出力制御信号に応じてハイインピーダンス状態を出力する場合、第３スイッチング素子は非導通に制御されるので、出力スイッチング素子は、第２スイッチング素子のみにより非導通状態に駆動される。 （もっと読む）

【課題】出力端子に接続された被供給回路の動作が不安定とならず、かつ貫通電流が発生しない電源選択装置を提供する。
【解決手段】本電源選択装置は、電圧源入力端子１と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１１ｂを備え、電圧源入力端子２と電圧源出力端子３との間に直列に接続されたＰＭＯＳトランジスタ１１ｃとＰＭＯＳトランジスタ１１ｄを備え、電源電圧切り替え時に、ＰＭＯＳトランジスタ１１ａ〜１１ｃを遮断状態にし、かつＰＭＯＳトランジスタ１１ｄを導通状態にして、電圧源入力端子２に入力された電圧を、ＰＭＯＳトランジスタ１１ｃの寄生ダイオードを介して電圧源出力端子３へ供給する。 （もっと読む）

【課題】新規な構成にてハイサイドスイッチとローサイドスイッチが同時にオンすることなく、かつ、ハイサイドスイッチおよびローサイドスイッチとしてｎチャネルＭＯＳＦＥＴを使用することができる半導体装置を提供する。
【解決手段】ｎチャネルＭＯＳＦＥＴ１０とｎチャネルＭＯＳＦＥＴ２０による直列回路が高電圧端子５０とグランド端子５１の間に接続され、抵抗５５とｎチャネルＭＯＳＦＥＴ３０による直列回路の間がｎチャネルＭＯＳＦＥＴ２０のゲートに接続されている。ｎチャネルＭＯＳＦＥＴ３０はゲートが駆動用ＩＣ５６の出力端子５６ａに接続され、ｎチャネルＭＯＳＦＥＴ４０はｎチャネルＭＯＳＦＥＴ１０のゲートとグランド端子５１の間に接続され、ゲートが抵抗５５とｎチャネルＭＯＳＦＥＴ１０の間に接続されている。抵抗５７がｎチャネルＭＯＳＦＥＴ１０のゲートと駆動用ＩＣ５６の出力端子５６ａとの間に接続されている。 （もっと読む）

【課題】 スイッチングノードにおいて接続された、ハイサイド制御用トランジスタ及びローサイド同期整流用トランジスタを備えてなる、スイッチングステージの同期整流回路におけるスイッチング損失を低減する回路を得る。
【解決手段】 スイッチングステージは、入力電圧を受け取り、出力接点において制御された出力電圧を供給する。回路は、第１回路部及び第２回路部を備えている。第１回路部は、ローサイド同期整流用トランジスタのゲートにおける第１信号及び第１電圧の波形エッジを検知して、第１信号の波形エッジと第１電圧の波形エッジの間の遅延を決定する。第２回路部は、第１信号及び第１電圧を校正し、第１信号の波形エッジ及び第１電圧の波形エッジを、任意のオフセットと整合させ、電力損失を最小限に収める。 （もっと読む）

【課題】データバスの電位の遷移によるバッファ内の貫通電流を低減し、高速にデータバスを駆動することができる出力バッファ回路を提供する。
【解決手段】本発明の一形態の出力バッファ回路は、メモリ装置から読み出されたデータを出力する出力バッファ回路において、前記メモリ装置（１）のビット線をセンスするセンスアンプ（１１）と、前記センスアンプからの出力信号を取り込むラッチ部（１０）と、前記ラッチ部からのデータを出力する主バッファ（１４）及び副バッファ（１３）と、を備え、前記主バッファは、前記センスアンプでセンスするタイミングを規定するパルスに同期して生成される制御信号が有効な期間中に非活性化し、前記副バッファは、常時活性化する。 （もっと読む）