【課題】低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供する。
【解決手段】半導体チップ１００内に形成される各機能ユニット１０１〜１０７のうち、高しきい値電圧のトランジスタを用いた機能ユニット１０１〜１０６と低しきい値電圧化した機能ユニット１０６，１０７とにユニット単位で分割し、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用する。 （もっと読む）

【課題】ＬＳＩのピン数の増加によるパッケージサイズの増大を招くことなく、同一ピン数の同一パッケージのＬＳＩで、プログラムを外部メモリから内蔵するＲＡＭにダウンロードすることができる半導体集積回路、半導体集積回路を使用したシステム装置及び半導体集積回路の動作制御方法を得る。
【解決手段】共通の外部信号線群４を使用して外部回路２及び外部メモリ３にそれぞれ接続し、外部回路２とデータの入出力を行う場合、外部メモリ３への電源供給を停止させると共に外部回路２に電源供給を行わせ、外部回路２の入出力を有効にした後、外部回路２へのアクセスを行い、外部メモリ３とデータの入出力を行う場合、外部回路２への電源供給を停止させると共に外部メモリ３に電源供給を行わせ、外部メモリ３の入出力を有効にした後、外部メモリ３及びプログラム用ＲＡＭ１５へのアクセスを行うようにした。 （もっと読む）

【課題】リーク電流防止用として電源線にスイッチを挿入する際のレイアウト設計の負担を軽減できるとともに、スイッチで生じる電圧降下が信号遅延に与える影響を緩和できる半導体集積回路を提供する。
【解決手段】複数の回路セル（１２,１３,…）と、電源線群（ＰＬ１）と、電源スイッチセル（２３）と、分岐線群（ＢＬ４−１,ＢＬ４−２）と、を有する。電源スイッチセル（２３）は、分岐線群に含まれる少なくとも１つの分岐線（第１の分岐線；ＶＳＳＢ３）に接続されている第1の配線（Ｌ２３１）と、電源線群に含まれる少なくとも1つの電源線（ＶＳＳ）に、分岐線群に含まれる第２の分岐線（ＶＳＳＢ４）を介して接続されている第２の配線（Ｌ２３２）と、第1の配線（Ｌ２３１）と第２の配線（Ｌ２３２）との間に接続され、入力される制御信号に応じてオンまたはオフするスイッチ回路と、を含む。 （もっと読む）

【課題】半導体集積回路に搭載されるパワーゲーティング回路における複数の電源スイッチのＯＮタイミングを最適化すること。
【解決手段】本発明に係る半導体集積回路の設計方法は、（Ａ）パワーゲーティング回路の動作モデルを提供するステップと、（Ｂ）突入電流に関する制約を設定するステップと、（Ｃ）動作モデルを用いた回路シミュレーションを実行するステップと、（Ｄ）回路シミュレーションの結果に基づいて、複数の電源スイッチのそれぞれをＯＮさせるＯＮタイミングを示すタイミングデータを生成するステップとを有する。回路シミュレーションにおいて、動作モデルは、上記設定された制約が満たされるように複数の電源スイッチを順番にＯＮさせる。 （もっと読む）

【課題】ＬＳＩでの処理開始直後における直流定電圧電源からの突入電流のスルーレートを大きくして、ＬＳＩに供給される電源電圧の降下を抑え、電源の安定化を図る。
【解決手段】データ保持信号ＨＯＬＤ１に応じて処理データを保持することが可能なデータ処理手段に設けられる突入電流制御装置において、処理開始直後に（図５（Ｂ）のＥＮＡＢＬＥがＨに移行）時間経過に従って段階的に変化する複数のデータ保持期間（図５（Ｄ）のＨＯＬＤ１がＨ期間）をもつデータ保持信号ＨＯＬＤ１を生成し、生成されたデータ保持信号を前記データ処理手段に出力する。 （もっと読む）

【課題】システムオンチップ（ＳＯＣ）の全体の漏れ電流を減らすことができるディープストップ（ＤＰ）モードを具現するＳＯＣ及びその電力制御方法を提供する。
【解決手段】ハードマクロ（ＨＭ）ブロック、ＤＰモード時にＤＰイネーブル（ＥＮ）信号とＤＰモード進入を通知するＤＰモード状態信号を活性化する電力制御部、マルチ閾値（ＭＴ）ＣＭＯＳロジック回路、ノーマルモード時ＭＴＣＭＯＳロジック回路から出力するデータをＨＭブロックに送信するＤＰ制御ロジック回路、ＤＰモード状態信号の活性化に応答し、電源制御信号とデータ制御信号を活性化するＭＴＣＭＯＳ制御ロジック回路を有し、ＤＰ制御ロジック回路は、ＤＰＥＮ信号、ＤＰモード状態信号、及びデータ制御信号の活性化に応答し、ＭＴＣＭＯＳロジック回路から出力するデータをラッチし、ＤＰＥＮ信号と電源制御信号との活性化に応答し、ＨＭブロックへの電源供給を遮断するよう構成される。 （もっと読む）

【課題】データ出力タイミングの設計を簡略化出来る半導体装置を提供すること。
【解決手段】 第１クロックＣＬＫに同期してデータを連続的に出力する半導体装置であって、外部から与えられる前記第１クロックＣＬＫから第２クロックＩＣＬＫを生成するクロック生成回路５０、５１と、前記第２クロックＩＣＬＫに同期して動作し、前記データが入力されるフリップフロップ回路５２と、前記フリップフロップ回路５２から出力される前記データを外部へ出力する出力バッファ回路５４と、バンドギャップリファレンス回路２２を含み、該バンドギャップリファレンス回路２２により制御される電圧Ｖ_ＢＧＲを発生し、該電圧Ｖ_ＢＧＲを前記クロック生成回路５０、５１、前記フリップフロップ回路５２及び前記出力バッファ回路５４へ電源電圧として供給する電源回路とを備える。 （もっと読む）

【課題】回路面積の増大を抑制しつつ、貫通電流を防ぐ。
【解決手段】半導体集積回路は、第１の内部電圧で動作する第１の回路ブロック１１と、第２の内部電圧で動作し、かつ第１の回路ブロック１１の後段に接続され、かつ第１の回路ブロック１１から信号が供給される第２の回路ブロック１２と、第１の高位側電源電圧を用いて第１の回路ブロック１１に第１の内部電圧を供給し、かつ第２の高位側電源電圧を用いて第２の回路ブロック１２に第２の内部電圧を供給し、かつ第２の内部電圧が第１の内部電圧を超えないように制御する電圧制御回路１３，１４とを具備する。 （もっと読む）

【課題】相補の入力信号が供給されるパスにイネーブル信号が供給される回路を備えた半導体装置において、イネーブル信号の論理レベルにかかわらずサブスレッショールド電流を抑制し、且つ、相補の信号の対称性を維持する。
【解決手段】ＡＮＤ部に入力信号ＩＮ及びＶＤＤが供給され、ＮＯＲ部にイネーブル信号Ｅの反転信号ＥＢが供給されるＡＮＤ−ＮＯＲ複合ゲート１１１と、ＡＮＤ部に入力信号ＩＮＢ及びイネーブル信号Ｅが供給され、ＮＯＲ部にＶＳＳが供給されるＡＮＤ−ＮＯＲ複合ゲート１２１とを備え、これらが入力信号ＩＮ，ＩＮＢが供給されるパスに挿入される。これにより、相補信号の対称性を確保することができる。また、イネーブル信号Ｅの論理レベルにかかわらず、ＡＮＤ−ＮＯＲ複合ゲート１１１，１２１の出力が固定されることから、サブスレッショールド電流も抑制される。 （もっと読む）

【課題】消費電力の低い差動信号送信回路と差動信号送受信回路を提供する。
【解決手段】休止期間では、制御信号ＯＥが低レベルとなるので、トランジスタＱ１１がオフし、ミラー電流ｉｍおよび電流ｉが抵抗Ｒ１、Ｒ２の直列回路の抵抗値に応じたものになる。つまり、ミラー電流ｉｍおよび電流ｉが少なくなる。これにより、クロック以外の差動信号についての回路の消費電力が低減される。 （もっと読む）

【課題】大幅な面積増大を招くことなく、かつ、スタンバイ電流を効果的に抑制した半導体集積回路、およびその設計方法を提供する。
【解決手段】少なくとも１個の第１のＰＭＯＳトランジスタと、少なくとも１個の第１のＮＭＯＳトランジスタとからなり、高電位動作電圧と低電位動作電圧とが供給されて動作する論理回路と、複数個の第２のＰＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記高電位動作電圧を供給する第１のスイッチと、複数個の第２のＮＭＯＳトランジスタが互いに直列に接続されるとともにゲートが共通に接続されてなり、ＯＮ状態において前記論理回路に前記低電位動作電圧を供給する第２のスイッチとの、少なくとも一方を有する。 （もっと読む）

【課題】高速処理と低消費電力の両立を実現する半導体集積回路を提供すること。
【解決手段】半導体集積回路は、第１の電源電圧が印加される第１の動作モード又は第２の電源電圧が印加される第２の動作モードで動作する処理部と、処理部に印加する電源電圧を動作モードに応じて第１の電源電圧と第２の電源電圧との間で切り替える電源電圧切替部と、第１の動作モード時に処理部から出力された信号の電圧を所定の電圧に昇圧する第１の出力部と、第２の動作モード時に処理部から出力された信号の電圧を所定の電圧に昇圧する第２の出力部と、処理部の動作モードを判定する判定部と、判定部による判定結果に応じて、第１の出力部からの出力又は第２の出力部からの出力を選択する選択部とを備える。第２の電源電圧は第１の電源電圧よりも低く、第１の動作モードは通常動作モードであり、第２の動作モードは低電圧動作モードである。 （もっと読む）

【課題】 間欠動作する論理回路の動作停止時（待機時）のリーク電流を低減するとともに、さらに論理回路の動作時の駆動電流を十分に供給可能とする。
【解決手段】 論理回路と電源との間に接続されるパワースイッチを論理回路の間欠動作に合わせて制御する構成において、パワースイッチは、正の電源電位と論理回路の電源端子との間に、高電位側からｎＭＯＳトランジスタとｐＭＯＳトランジスタの順に縦属に接続した構成とし、論理回路の動作停止時にｎＭＯＳトランジスタのゲート端子を接地電位とし、ｐＭＯＳトランジスタのゲート端子を正の電源電位としてそれぞれ非導通とする制御を行い、論理回路の動作時にｎＭＯＳトランジスタのゲート端子を正の電源電位以上とし、ｐＭＯＳトランジスタのゲート電位を接地電位としてそれぞれ導通させる制御を行うゲート電位制御回路を備える。 （もっと読む）

【課題】半導体集積回路の電源遮断におけるデータ保持回路のデータ破壊に対して、面積および電力の増加なくデータ復帰を高速に行う。
【解決手段】データ保持回路を構成するインバータにおいて、第１のＮＭＯＳトランジスタＱＮ１と第１のＰＭＯＳトランジスタＱＰ１の電流能力を調整する。電源電圧が所定の電圧Ｖａ未満になるとＯＮ状態、ＯＦＦ状態にかかわらず、どちらか一方のトランジスタの電流能力が大きくなるように、しきい値電圧、Ｗサイズ、Ｌサイズを調整する。これにより、入力端子Ｔinの信号状態にかかわらず、出力信号が固定されることになる。電源電圧を０Ｖに一旦設定した上で通常の電源電圧に復帰した後のデータ保持回路のデータ状態を任意に設定できる。応用として、半導体集積回路の内部ノードをリーク電流が少ない状態に設定し、半導体集積回路の低消費電力を可能とする。 （もっと読む）

【課題】３種類の電源電圧が使用される半導体集積回路装置において、入出力バッファに用いられるトランジスタのゲート酸化膜厚を最適化して製造する。
【解決手段】３種類の電源電圧が供給される半導体集積回路装置において、電源電圧ＶＣＣ３（約１．８Ｖ）により動作する入出力バッファ部７のすべてのＭＯＳトランジスタのゲート酸化膜厚が、電源電圧ＶＣＣ２（約３．２Ｖ）の使用に合わせたトランジスタと同じ膜厚となっている。プリバッファ１５、スリーステート１６、およびレベルシフタ１０，１２，１３の一部回路（ＶＣＣ３で動作）で使用されるＭＯＳトランジスタは、電源電圧ＶＣＣ２で使用されるＭＯＳトランジスタよりも短いゲート長Ｌｇで形成されている。このように、ＭＯＳトランジスタのゲート酸化膜が同じであってもゲート長Ｌｇを短く形成することにより、電源電圧ＶＣＣ３で充分に高速動作させることが可能となる。 （もっと読む）

【課題】入力回路が出力回路に起因するノイズの影響を受けることなく、入出力回路の消費電力を低くすることができる。
【解決手段】本発明の例に関わる半導体集積回路は、第１の外部電源電圧ＶＣＣを降圧し、内部電源電圧ＶＤＤＱを発生する内部電源降圧回路４と、内部電源電圧ＶＤＤＱが供給される入力回路１と、第１の外部電源電圧ＶＣＣが供給され、入力回路１と接続される内部回路２と、第１の外部電源電圧ＶＣＣとは異なる第２の外部電源電圧ＶＣＣＱが供給され、内部回路２と接続される出力回路３とを具備し、第１及び第２の外部電源電圧ＶＣＣ，ＶＣＣＱは分離され、第２の外部電源電圧ＶＣＣＱは、第１の外部電源電圧ＶＣＣよりも低いことを備える。 （もっと読む）

漏れ電力推定を提供する方法および装置が開示される。一実施形態では、１つ以上の検知された温度値（１０８）、および、１つ以上の電圧値（１１０）を利用して集積回路（ＩＣ）コンポーネントの漏れ電力が決定される。他の実施形態も記載されている。 （もっと読む）

【課題】消費電流が少なく、かつ動作速度が速い半導体装置を提供する。
【解決手段】この半導体集積回路装置は、ＳＯＩ基板上に形成されており、各々がｐチャネルＭＯＳトランジスタ１４およびｎチャネルＭＯＳトランジスタ１５を含み、直列接続された複数のインバータ１１〜１３と、スタンバイモード期間ではトランジスタ１４，１５のボディをそれぞれ昇圧電位Ｖｐｐおよび負電位Ｖｂｂに固定し、アクティブモード期間ではトランジスタ１４，１５のボディをフローティング状態にするスイッチ２１〜２６とを備える。したがって、スタンバイモード期間におけるサブスレショールドリーク電流Ｉ_L の低減化と、アクティブモード期間におけるスイッチング速度を高速化を図ることができる。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、回路の誤動作を防止することができる、半導体回路設計装置を提供する。
【解決手段】高閾値トランジスタと低閾値トランジスタの両方から成るＭＴセルを含み、予め設定されたタイミング制約を満たすSelective-ＭＴ回路を生成する初期Selective-MT回路生成部１１と、出力先を記憶素子や外部出力端子まで辿っていき、その途中に現れる回路素子と回路素子のインタフェースとなる端子との中に誤動作を起こす可能性のある回路素子や端子が含まれているセルをSelective-ＭＴ回路から抽出し、該セルに含まれるＭＴセルの出力先の信号線と電源電位を供給する信号線との間に挿入されているＰＭＯＳトランジスタを削除し、かつ、抽出したＭＴセルを低閾値セルに置換し回路の論理制約が満たされるようにSelective-ＭＴ回路を再構成するＭＴセル置換部１２とを具備する。 （もっと読む）

【課題】選択的マルチスレッショルド（ＳＭＴ）回路におけるスイッチ付きゲート回路の動作状態復帰の際の、内部ノードの無駄な遷移や、スイッチ付きゲート回路の同時スイッチングにより瞬時に流れる過大な電流を低減する半導体集積回路を提供する。
【解決手段】半導体集積回路は、制御信号ＭＴＥによりオン・オフ制御されるスイッチトランジスタをそれぞれ有するスイッチ付きゲート回路３１、３２と、入力端子がスイッチ付きゲート回路３１のスイッチトランジスタのゲート電極と接続し出力端子がスイッチ付きゲート回路３２のスイッチトランジスタのゲート電極と接続し、前記制御信号ＭＴＥの伝播を遅延させる遅延素子４１と、を備えることを特徴とする。 （もっと読む）