【課題】半導体メモリ装置の高電圧発生器の動作中に突然電源供給が中断される場合、チャージポンプから出力された高電圧が放電されず、レギュレータに含まれた比較部に入力端として入力され、トランジスタが劣化することを防止する。
【解決手段】チャージポンプ４３０の出力電圧を分配する電圧分配部４４４と、基準電圧と上記電圧分配部の分配電圧のサイズを比較する比較部４４２と、上記電圧分配部と接地端子を選択的に接続させるレギュレータ駆動部４４６と、電源電圧の供給遮断時にチャージポンプから出力された高電圧を放電させる高電圧放電部４４８を設ける。 （もっと読む）

【課題】レイアウト構成にかかわらず漏れ電流を防止することができる。
【解決手段】半導体装置１は、階層構造のモジュールを備えている。具体的には、基板２上に載置された第１のモジュール３と、第１のモジュール３と階層関係にある第２のモジュール４と、第１のモジュール３に駆動電圧ＶＤＤ１を供給する第１のパワーゲーティングセル５と、第１のパワーゲーティングセル５を介さずに第２のモジュール４に駆動電圧ＶＤＤ２を供給する第２のパワーゲーティングセル６と、第１のパワーゲーティングセル５の制御信号＃１の切断（ＯＦＦ）に基づいて、第２のパワーゲーティングセル６の制御信号を切断する電源切断検出回路７とを有している。第１のパワーゲーティングセル５および第２のパワーゲーティングセル６とには、それぞれ電源電圧ＶＤＤが供給されている。 （もっと読む）

【課題】 半導体集積回路装置に供給される負荷設定信号に応じて、アナログ信号に対する仮想的な負荷を可変すること
【解決手段】 アナログ信号発生部３は、調整信号ＡＤに対応するアナログ信号ＡＯＵＴを出力する。アナログ信号ＡＯＵＴには仮想負荷部２が接続されている。仮想負荷部２は、負荷設定信号ＬＤＳに制御されてアナログ信号ＡＯＵＴに接続される負荷を可変することができる。負荷設定信号ＬＤＳを適宜に設定してやれば、半導体集積回路装置の各動作状態においてアナログ信号ＡＤに付加される負荷と同等の負荷を擬似的に接続することができる。負荷設定信号ＬＤＳを調整信号ＡＤによるアナログ信号ＡＯＵＴの調整時に行なえば、半導体集積回路装置を実際に動作させることなく、実動作状態と同等な負荷を接続してアナログ信号ＡＯＵＴの判定を行なうことができる。 （もっと読む）

【課題】ＭＴＣＭＯＳ技術が適用された論理回路ブロックを起動する際に、初期設定に伴う電力消費を低減し、スイッチトランジスタがない側の突入電流を抑える。
【解決手段】制御回路ブロックＣＮＴＡは、まず停止している状態の論理回路ブロックＣＢ１にクロック信号ＣＬＫを供給し、フリップフロップＦＦ１を動作させる。これにより、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量の充電を促進させ、強制的に電源電圧Ｖｄｄ近くまで充電させる。次に、制御回路ブロックＣＮＴＡは、リセット信号ＲＳＴとスイッチ・トランジスタ・イネーブル信号ＳＴＥをイネーブルとする。すなわち、論理回路ブロックＣＢ１の初期設定と起動を同時に行う。仮想基準電圧線Ｖ−ＶＳＬの電圧が十分下がりきっていない高い状態のまま初期設定が行われるため、初期設定時における論理回路ブロックＣＢ１内の信号の振幅は小さい。 （もっと読む）

本発明は、高速応答電源スイッチング装置に関する。本発明はまた、かかるスイッチを装備した電源ネットワークに関する。電源は、ブロックのセットに接続され、装置には、電源（ＶＤＤ）およびブロック（１）を接続する少なくとも１つのスイッチ（３）が含まれ、スイッチを通過する電源電流の値は、ほかのブロックのレベルにおける電源電圧（ＶＤＤ）と電圧閾値との間の差に従って制御される。本発明は、特に、未使用の回路部分におけるトランジスタの漏れ電流を低減することが重要である最近の技術における全ての集積回路に適用される。したがって、本発明は、特に、セルまたはバッテリによって電力を供給されるほとんどのシステムに、とりわけ携帯電話回路に適用される。 （もっと読む）

【課題】異なる電源で動作する複数の回路部への電源の供給状態に拘らず確実に貫通電流の経路を遮断することができるレベルシフト回路を提供する。
【解決手段】電源電圧ＶＤＤ１で動作する入力回路部８と、電源電圧ＶＤＤ２で動作する出力回路部９と、を備え、入力回路部８に、電源電圧ＶＤＤ１で動作し、出力回路部９から入力される制御信号を変換するインバータ回路１３を設け、当該インバータ回路１３の出力を、出力回路部９のＶＤＤ２で動作するインバータ回路１４の出力と共に入力回路部８の制御信号として用いる。 （もっと読む）

【課題】温度変動や製造プロセスのバラツキの影響を受け難く、より精度の高い負電圧検知を実現できる負電圧検知回路を提供する。
【解決手段】負電圧検知回路は、基準電流Ｉrefを生成する基準電流生成回路３７と、一端に検知すべき負電圧が印加され、他端に上記基準電流のミラー電流が供給される抵抗分割回路３８と、上記基準電流に対応する第１の電圧Ｖrefと抵抗分割回路にミラー電流を流したときの他端の第２の電圧とを比較する第１のコンパレータ３２を備える。基準電流生成回路は、カレントミラー回路から供給される電流に基づいて負及び正の温度係数を持った第３，第４の電圧をそれぞれ生成する第１，第２の回路部と、第１の電圧を生成する第３の回路部、及び第３の電圧と第４の電圧の電圧差が一致するように、カレントミラー回路を制御する第２のコンパレータ３１とを備える。 （もっと読む）

【課題】ＭＴＣＭＯＳ技術が適用されるＣＭＯＳ集積回路において、動作状態にある回路が誤動作することを防止しながら、停止状態にある回路を短時間で起動する。
【解決手段】ＭＴＣＭＯＳ技術の適用された論理回路ブロックＣＢ１が停止状態から動作状態に移行する過渡状態のとき、スイッチトランジスタＳＷｎｓがターンオンされるとともに、スイッチトランジスタＳＷｓｓはオフに保たれる。このため、突入電流が突入電流排出線ＶＮＳを通って電源パッド１ｎｓから外部のシステム電源等に流れる。論理回路ブロックＣＢ１が安定した状態で、スイッチトランジスタＳＷｓｓはターンオンされ、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬが接続される。 （もっと読む）

【課題】低周波ノイズに対してもクロック信号のジッタを低減することができる半導体回路を提供すること。
【解決手段】本発明に係る半導体回路は、第１の電源電位ＶＤＤ１と第２の電源電位ＧＮＤ１との間で動作する第１のカレントミラー１０２と、第１のカレントミラー１０２により生成される第３の電源電位ＶＤＤ２と、第１の電源電位ＧＮＤ１と第２の電源電位ＧＮＤ１との間で動作する第２のカレントミラー１０３と、第２のカレントミラー１０３により生成される第４の電源電位ＧＮＤ２と、第３の電源電位ＶＤＤ２と第４の電源電位ＧＮＤ２との間で動作する回路と、当該回路と並列接続され、互いに直列接続された第１の導電型トランジスタＰ３と第２の導電型トランジスタＮ３とを備えるものである。 （もっと読む）

漏えい低減のための局所電力ブロック(408)を有する回路が開示される。その回路は、第1の部分(402)および第2の部分(404、406)を有する。第1の部分(402)は、第2の部分(404、406)の動作周波数よりも実質的により高い動作周波数で動作するように構成される。第2の部分は、第1の部分の性能を犠牲にすることなく、第2の部分に関連する漏えい電流を低減するために、もし第2の部分が活動していないならば、第2の部分を切り離すように構成される局所電力ブロック(408)を有する。
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【課題】複数の電源ブロックに分割した半導体装置にて、誤動作を引き起こし得る状態が発生した場合に、その発生を簡便かつ速やかに検出できるようにする。
【解決手段】異なる電源ブロックに配置され、クロックに同期して動作する第１及び第２の記憶回路と、一方の記憶回路の出力端子と他方の記憶回路の入力端子との間に接続される第１及び第２の遅延回路と、記憶回路の入力信号及び出力信号に基づいて誤動作が生じ得る状態であるか否かを判定し、判定結果をエラー検出信号として出力する判定回路とを備え、第１及び第２の記憶回路に異なる初期値を与えて、記憶回路間においてトグル状態で信号が送受信されているか否かをモニターすることにより、誤動作が生じ得る状態になったことを簡便かつ速やかに検出できるようにする。 （もっと読む）

【課題】半導体記憶回路から論理回路へのデータ転送速度を向上させる。
【解決手段】出力データ制御回路２０がハイレベルからローレベルに切り替えたデータＤＯＢｉを出力した場合、ＣＭＯＳインバータ３１の出力はハイレベル、ＣＭＯＳインバータ３２の出力はローレベルになる。しかし、Ｐチャンネル型ＭＯＳトランジスタ４０ｐのソース−ゲート間の電位差があまり大きくないため、Ｐチャンネル型ＭＯＳトランジスタ４０ｐはすぐにオンにならず、最終段ＣＭＯＳインバータ４０の出力がすぐにハイレベルにならない。このときＮチャンネル型ＭＯＳトランジスタ５０のゲートにＣＭＯＳインバータ３１の出力であるハイレベルの電圧が供給されるので、Ｎチャンネル型ＭＯＳトランジスタ５０はオンになる。よって、Ｎチャンネル型ＭＯＳトランジスタ５０により最終段ＣＭＯＳインバータ４０の出力が持ち上げられ、ハイレベルになる。 （もっと読む）

【課題】ＭＴＣＭＯＳの適用回路の高速起動と非適用回路への影響排除を両立する。
【解決手段】動作停止時にオフし起動時にオンするトランジスタ（パワーゲートトランジスタＰＧＴｒ）を含み、このトランジスタを介してＶｓｓ線の一部である第１電源線４１に内部回路が接続されている第１回路ブロックＣＢ１１と、Ｖｓｓ線の他の一部である第２電源線４２に内部回路が直接接続されている第２回路ブロックＣＢ２と、第１,第２電源線４１と４２間に接続されている電源線スイッチ部ＳＷｒｃｃ１と、制御回路（制御回路ブロック２内の一部）とを有する。制御回路は、パワーゲートトランジスタＰＧＴｒオンより遅れた開始タイミングで、または、当該オンより長い時間かけて徐々に、第１,第２電源線４１と４２を接続するように電源線スイッチ部ＳＷｒｃｃ１を制御する。 （もっと読む）

【課題】マイコンのＡＤ入力ポートを用いて外部回路の電圧モニタを行う際に、外部に専用の回路を追加することなく、電圧モニタを行う電圧ラインの診断を適切に行う。
【解決手段】電圧ラインモニタ用ＡＤ入力ポート１５１がモニタする電圧ラインＬ１の診断信号を出力するＩＯポート１１１を接続した端子１１１ＴにＡＤ入力ポート１２１を接続し、電圧ラインの診断時にはＩＯポート１１１を、非診断時にはＡＤ入力ポート１２１を使用する。 （もっと読む）

【課題】終端抵抗を調整するためのレプリカ抵抗の抵抗値を寄生抵抗に依らずに正確に外付けのリファレンス抵抗に合わせることができるようにする。
【解決手段】ＬＳＩ100内に設けられた終端抵抗調整回路101内には、レプリカ抵抗Ｒrepの外に電圧測定回路１１、１２、判定回路１３および調整コード発生回路１４が設けられている。レプリカ抵抗Ｒrepの一端は電源端子ＶＤＤに接続され、他端は電圧測定回路１１に接続されると共に外付けのリファレンス抵抗Ｒrefに接続されている。リファレンス抵抗Ｒrefの一端は電圧測定回路１２に接続されている。電圧測定回路１１と電圧測定回路１２との測定結果は、判定回路１３に入力されて比較され、その結果に基づいて形成された判定結果コードが調整コード発生回路１４宛て出力される。調整コード発生回路１４が出力する調整コードにより、レプリカ抵抗Ｒrepの調整が行なわれる。 （もっと読む）

【課題】製造プロセスの微細化と、しきい電圧の低下により、通常オフ状態となっているＭＯＳトランジスタにリーク電流が発生する。また、製造プロセスによっては、ＮチャンネルＭＯＳトランジスタとＰチャンネルトランジスタとのリーク電流が等しいとは限らない場合があり、発振回路のような回路構成によっては、動作に問題を引き起こす可能性が高い。
【解決手段】本発明にかかる半導体装置は、制御電圧により駆動力が変化する第１のトランジスタを有する保護回路と、前記保護回路と同一の回路構成を有するモニター回路と、前記モニター回路が出力する電圧と、基準電圧との比較結果に基づいて前記制御電圧を生成する制御電圧生成回路とを有する。 （もっと読む）

【課題】負荷回路の動作状態の切り替わりに伴う内部電源電圧の上昇を抑制することができる電源降圧回路を実現する。
【解決手段】本発明の電源降圧回路は、ドレインがＶＤＤに接続され、負荷のアクティブ動作時に、ゲートに入力される制御電圧ＮＧＡＡによってＶＤＤを降圧してソースに接続された負荷へ内部電源電圧ＶＡＡを供給するＴｒａｃｔと、ドレインがＶＤＤに接続され、負荷のスタンドバイ動作時に、ゲートに入力されるＮＧＡＡによってＶＤＤを降圧してソースに接続された負荷へＶＡＡを供給するＴｒｓｔｂｙと、負荷のアクティブ動作からスタンドバイ動作への遷移時に、ＶＡＡからＧＮＤへ制御電流Ｉｍを流す電流制御回路１１を有する。 （もっと読む）

【課題】フリップフロップ回路やラッチ回路などの待機時のリーク電流を低減する。
【解決手段】フリップフロック回路２０には、マスターラッチ回路１、スレーブラッチ回
路２、クランプ部３、及びクロックバッファ回路４が設けられる。クランプ部３は、ノー
ドＮ３と低電位側電源（接地電位）Ｖｓｓの間に設けられ、Ｎｃｈ ＭＯＳトランジスタ
ＮＭＴ１及びゲート接地のＮｃｈ ＭＯＳトランジスタＮＭＴ２から構成される。フリッ
プフロップ回路２０の待機時、“Ｌｏｗ” レベルのスタンバイ信号ＳＴＢがクランプ部
３のＮｃｈ ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ ＭＯＳトランジ
スタＮＭＴ１が“ＯＦＦ”し、ノードＮ３の電圧はゲート接地のＮｃｈ ＭＯＳトランジ
スタＮＭＴ２の順方向電圧（Ｖｆ）分プルアップし、マスターラッチ回路１には“Ｖｄｄ
−Ｖｆ”の電圧が印加される。 （もっと読む）

【課題】電源が分離された通常回路とバックアップ回路を有するマイコンの低消費電力化を図ること。スタンバイ状態からバックアップ回路のＲＡＭに待ち時間なしでアクセスすること。
【解決手段】通常回路電源制御信号ＡＥとバックアップ回路電源制御信号ＢＥの論理の組み合わせに基づいて、通常回路１２とバックアップ回路１３の電圧を０Ｖとする状態、通常回路１２に主電源電圧を供給し、バックアップ回路１３にバックアップ電源電圧を供給する状態（動作状態）、通常回路１２の電圧を０Ｖとし、バックアップ回路１３にバックアップ電源電圧を供給する状態、通常回路１２とバックアップ回路１３に主電源電圧を供給する状態、のいずれかとなる。動作状態において、通常回路１２のＣＰＵ１４がバックアップ回路１３のＲＡＭ１６へアクセスすると、自動ウェイト発生回路１９により、ＲＡＭ１６へのアクセス時間が延長される。 （もっと読む）

【課題】待機モードにおいて安定的にデータを保持する。
【解決手段】クロック入力回路１３は、スタンバイモードにおいても電源が供給され、スタンバイモード信号ＲＥＴによってクロック信号ＣＫをゲート制御するＮＡＮＤ回路ＮＡＮＤ０を備える。スタンバイモード信号ＲＥＴがＬである場合（待機モード）に、クロック信号ＣＫのＨＬに関わらず、クロック信号Ｃ０１がＨ、クロック信号Ｃ０２がＬに保たれる。また、クロック入力回路１３におけるＦＡ部およびスレーブラッチ回路１２におけるＦＢ部の電源供給が維持され、それ以外の回路では電源供給が遮断される。したがって、クロック信号Ｃ０１はＨ、クロック信号Ｃ０２はＬであって、スレーブラッチ回路１２においてオンであるトランスファゲート回路ＴＧ４、アクティブなインバータ回路ＩＮＶ５、ＩＮＶ６によって形成されるループでデータが保持される。 （もっと読む）