【課題】差動回路の特性を損なうことなく、高速に信頼性の高いラッチ出力を行うラッチト・コンパレータを提供する。
【解決手段】ラッチト・コンパレータ（１）は、ドレイン・ソース間が、第１の電流経路上の第１のＭＯＳトランジスタ（Ｑ１）と第３のＭＯＳトランジスタ（Ｑ３）との間の第１のノード（Ｎ１）と、第２の電流経路上の第２のＭＯＳトランジスタ（Ｑ２）と第５のＭＯＳトランジスタ（Ｑ４）との間の第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第１のＣＭＯＳインバータの出力に接続された、第７のＭＯＳトランジスタ（ＱＮ３）と、ドレイン・ソース間が第１のノード（Ｎ１）と第２のノード（Ｎ２）との間に接続されているとともに、ゲートが第２のＣＭＯＳインバータの出力に接続された、第８のＭＯＳトランジスタ（ＱＮ４）と、の少なくとも一方をさらに備えている。 （もっと読む）

【課題】半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。
【解決手段】論理回路は、オフ電流が小さい第１のトランジスタと、ゲートが電気的に接続された第２のトランジスタと、を有し、第２のトランジスタのゲートのノードには第１のトランジスタを介して電荷が供給される。ノードに対して、第１及び第２の容量を介して電荷を供給する。電荷の状態に応じて、第２のトランジスタのオン、オフが制御される。第１のトランジスタは、チャネル形成領域に酸化物半導体を有する。 （もっと読む）

【課題】ソースが共通接続されそれぞれのゲートが二つの入力端子に接続さた二つのトランジスタを有する差動対を備える差動入力回路において、より適正に入力オフセットをより小さくする。
【解決手段】トランジスタＴｉｎ１，トランジスタＴｉｎ２のドレインに高電圧印加回路６０を接続し、トランジスタＴｉｎ１のソースおよびトランジスタＴｉｎ２のソースと接地電圧印加点ＧＮＤとの間にトランジスタＴｓｅｎを設け、論理ローレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃとしてクロック信号を入力して入力端子ＩＮ１に電圧Ｖ１を印加すると共に入力端子ＩＮ２に電圧Ｖ２を印加し、検出した出力端子ＯＵＴ，ＯＵＴＢの電圧に応じてトランジスタＴｉｎ１，Ｔｉｎ２のドレインに高電圧印加回路６０により電源電圧Ｖｄｄｈを印加する （もっと読む）

【課題】電源電圧の停止及び復帰を行う構成において、外部回路より半導体記憶装置を制御するための信号数を削減する。
【解決手段】酸化物半導体を半導体層に有するトランジスタを有する記憶回路と、記憶回路に保持されたデータを読み出すための電荷を蓄積する容量素子と、容量素子への電荷の蓄積を制御するための電荷蓄積回路と、データの読み出し状態を制御するデータ検出回路と、電源電圧が供給された直後の期間において、電源電圧の信号と電源電圧を遅延させた信号とにより、電荷蓄積回路による容量素子への電荷の蓄積をさせるための信号を生成するタイミング制御回路と、容量素子の一方の電極の電位を反転して出力するインバータ回路と、を有する構成とする。 （もっと読む）

【課題】回路規模の増大を抑制しながら、コネクタに接続されたチャージャーの種類を的確に認識する。
【解決手段】電源検出回路１２は、ＶＢＵＳ端子への外部からの給電を検出する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の電圧を検出することにより、チャージャーの種類を特定する。チャージャー検出回路１４は、ＤＰ端子およびＤＭ端子の少なくとも一方のオープン、プルアップ、プルダウンまたは両端子間のショートを検出する。 （もっと読む）

【課題】消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】５Ｔｒ１Ｃで構成されるインバータ回路１において、トランジスタＴ２のゲートと高電圧線Ｌ３との間に接続されたトランジスタＴ４，Ｔ５と、トランジスタＴ２のゲートと低電圧線Ｌ１との間に接続されたトランジスタＴ３とのオンオフ動作により、全期間に渡ってトランジスタＴ１，Ｔ２が同時にオンしないようになっている。 （もっと読む）

【課題】低電圧動作及び高速動作が可能な、判定帰還型のイコライズ回路を提供すること。
【解決手段】本発明にかかる判定帰還型イコライズ回路は、ダイナミック型サンプル回路１、ラッチ回路２及びバッファ回路３を備える。ダイナミック型サンプル回路１は、入力データＩＮ及びＩＮＢ、フィードバック信号ＦＢ１〜ＦＢｎ及びＦＢＢ１〜ＦＢＢｎをサンプリングし、サンプリングした信号を加算したサンプル信号ＳＳ及びＳＳＢを出力する。ラッチ回路２は、差動サンプル信号サンプル信号ＳＳ及びＳＳＢの差電圧を増幅し、増幅した信号を保持する。なお、ラッチ回路２は、差動サンプル信号ＳＳ及びＳＳＢが過渡状態にあるときの差電圧を増幅する。バッファ回路３は、ラッチ回路２により保持された信号を出力データＯＵＴ及びＯＵＴＢとして出力する。 （もっと読む）

【課題】ダイナミック回路において、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制する。
【解決手段】ダイナミック回路の初期化方法は、所定の条件でダイナミックノードの初期化を開始するステップと、複数の入力信号の少なくとも一部について論理評価を行うステップと、論理評価の結果が真のとき、ダイナミックノードの初期化を停止するステップとを備えている。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】スイッチノードのデータ転送時間を極小として動作を高速化することができるプログラマブルデバイス回路を提供する。
【解決手段】二次元アレイ状に配置されている複数の回路ブロックに個々に接続されている複数のスイッチノード１００が相互接続により二次元の可変自在な接続網を形成する。このスイッチノード１００が、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。プリチャージロジック回路はプリチャージ動作に多分に時間を必要とすることでデータ転送時間を短縮できる。そのプリチャージ時間は回路ブロックのデータ出力時間と重複しているのでタイムロスとならない。 （もっと読む）

【課題】本発明は、レベルシフタ誤動作防止回路に係り、レベルシフタの誤動作を、信号伝達の過大な遅延と消費電流の増大とを招くことなく防止することにある。
【解決手段】伝達すべき信号に応じて駆動されるＮ型トランジスタ３０と、Ｎ型トランジスタ３０の出力に応じて駆動されるＰ型トランジスタ３２と、Ｐ型トランジスタ３２を駆動するために設けられるプルアップ抵抗３４と、を有する、基準電圧が互いに異なる２つの回路系の間で信号伝達を行うレベルシフタ１６の誤動作を防止する回路において、２つの回路系の基準電圧が相対変位した際、Ｎ型トランジスタ３０に存在する寄生容量３６へプルアップ抵抗３４を介して充電電流が供給される前に、その寄生容量３６へ充電電流を供給する急速充電手段を設ける。 （もっと読む）

【課題】内蔵のエラー検出回路を持ったドミノロジックのような予備充電されたロジックを含む集積回路を提供すること。
【解決手段】推論ノード２２と検査ノード２４とを含むドミノロジックを持つ集積回路２が提供される。予備充電回路３６は、推論ノードと検査ノードの両方を予備充電する。論理回路２６は、入力信号値に基づいて推論ノードと検査ノードとのため放電路を提供する。評価制御回路２８，３０は、先ず推論ノードを論理回路に結合し、次いで検査ノードを論理回路に結合するので、もし論理回路２６への入力信号が適切な値を持つなら、これらは放電されうる。推論ノードと検査ノードとが両方とも放電されるか又は両方とも放電されないかのいずれでもない場合に、エラー検出回路３２はエラーを検出する。 （もっと読む）

【課題】非常に簡略な回路構成で低消費電流化が可能な電圧供給回路を提供する。
【解決手段】値が異なる複数の供給電圧（Ｖ１〜Ｖ５）を発生させる電圧供給回路であって、論理回路部（インバータＩＬ０−１、ＩＬ０−２、ＩＨ０−１、及びＩＨ０−２）と、前記論理回路部の一方の出力によって充電動作がオン／オフ制御され、前記論理回路部の他方の出力によって放電動作がオン／オフ制御され、自己の出力電圧が前記供給電圧及び前記論理回路部の入力となる充放電回路部（ＰチャンネルＭＯＳトランジスタＰ０及びＮチャンネルＭＯＳトランジスタＮ０）とを備え、前記値が異なる複数の供給電圧の発生において前記論理回路部及び前記充放電回路部を共用している電圧供給回路。 （もっと読む）

【課題】データ保存機能（またはラッチ機能）、レベルシフト機能、およびデコード機能が統合されたコンパクトな集積回路を提供し、チップサイズが小さく信頼性テストの時間を減らすことができるソースドライバ装置を提供する。
【解決手段】本発明の集積回路は、保存ノードＳＮと、第１制御信号ＣＯＮＴ１に応答して保存ノードＳＮをプリチャージするための第１高電圧トランジスタＨＶＴ１と、複数の入力信号をデコードして保存ノードＳＮに伝達するデコード手段３２０と、第２制御信号ＣＯＮＴ２に応答してデコード手段３２０の出力を保存ノードＳＮに伝達する第２高電圧トランジスタＨＶＴ２と、を含む。 （もっと読む）

【課題】入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタル回路の提案を課題とする。
【解決手段】半導体装置の一態様は、入力端子、容量素子、スイッチ、トランジスタ、配線、及び出力端子を有し、前記入力端子は、前記容量素子の第１の電極に電気的に接続され、前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、前記トランジスタのソース又はドレインの一方は、前記配線に電気的に接続され、前記トランジスタのソース又はドレインの他方は、前記配線に電気的に接続されていることを特徴とする。 （もっと読む）

【課題】ループフィルタのオンチップ化を可能とし高速応答を実現しロック後に十分な雑音抑圧効果を得るＰＬＬ回路を内蔵する半導体集積回路を提供する。
【解決手段】位相周波数比較器１、第１と第２のチャージポンプ２、３、ループフィルタ４、電圧制御発振器５、分周器６を含むＰＬＬ回路を内蔵する。ＰＬＬ回路の動作モードは、ロック動作が停止されたスタンバイ状態と、ロック動作を開始するロック応答動作と、ロック応答動作によって開始されたロック動作を継続する定常ロック動作とを含む。定常ロック動作では、第１のチャージポンプ２の充放電電流よりも、第２のチャージポンプ３の充放電電流が小さく設定され、第１と第２のチャージポンプ２、３は、位相周波数比較器１の出力に応答してループフィルタ４の互いに逆相の充放電動作を実行する。ロック動作を開始するロック応答動作では、逆位相の前記第２のチャージポンプ３による充放電動作が停止される。 （もっと読む）

【課題】レベル変換の信頼性を向上すると共に構成を簡素化する。
【解決手段】ラッチ回路ＬＡＴの出力ノードＮ２にはトランジスタＴnpが設けられている。このトランジスタＴnpは、入力信号ＩＮ１の論理レベルが遷移する直前の所定期間においてアクティブとなるプリチャージ信号ＰＲＣによってオン状態となり、出力ノードＮ１をローレベル（ＶSS2）にプリチャージする。入力ノードＮ１にはトランジスタＴndが設けられている。トランジスタＴndは入力信号ＩＮ１はローレベルからハイレベルに遷移するとオン状態となり、入力ノードＮ１の電位をローレベル（ＶSS2）に設定する。これによって、ラッチ回路ＬＡＴの記憶内容を確実に更新することができる。 （もっと読む）

【課題】低電圧動作が可能で、高速動作可能なＬＶＤＳ（Low Voltage Differential Signaling、低電圧差動信号）回路を提供する。
【解決手段】ＬＶＤＳ回路（１）は、ＬＶＤＳ基本回路（１ａ）と、スイッチ回路（ＳＷ１〜ＳＷ８）と、バイアス回路（３０）とを有する。ＬＶＤＳ基本回路（１ａ）は、トランジスタ（ＭＰ１）、トランジスタ（ＭＮ１）、トランジスタ（ＭＰ２）、トランジスタ（ＭＮ２）とを有する。制御回路（９０）によってオン・オフするスイッチ回路（ＳＷ１〜ＳＷ８）を設けたことにより、トランジスタ（ＭＰ１、ＭＮ１、ＭＰ２、ＭＮ２）は電流源として機能する。すなわち、負荷回路（１１０）を含む経路に実質的にスイッチング素子を含まず、電圧降下が起きず、低電圧動作が可能となる。 （もっと読む）

【課題】検索動作時の低消費電力化を可能にする連想メモリセル、検索動作を低消費電力のもとで実行できる方策を講じて高速化を可能にする連想メモリセルアレイ、それを用いたアドレス検索メモリおよび使い勝手の優れたシステムＬＳＩたるネットワークアドレス検索装置を得ること。
【解決手段】連想メモリセルは、データ入出力を行う２つのビット線ＢＬ，ＺＢＬに接続され書き込まれたデータを保持する第１の記憶ノードおよび第２の記憶ノードを有するメモリセルと、２つのＭＯＳトランジスタ１０３，１０４からなる一致比較回路と、出力線１４１に接続され比較の結果不一致のときにプリチャージレベルから電荷引き抜きが行われ降下する出力線１５１の電位レベルが接地電位レベルに到達する以前の所定電位レベルで止まるようにするクランプ回路１５１とを備えている。 （もっと読む）

【課題】従来の送信回路は、外部より混入するノイズによって差動信号によって生成されるデータ信号にノイズが発生する問題があった。
【解決手段】本発明にかかる送信回路は、出力端子と電源端子との間に逆流防止素子Ｄ１〜Ｄ４が接続される第１、第２の駆動回路１１、１２と、第１、第２の駆動回路１１、１２の出力を制御する制御回路１３とを有する送信回路であって、制御回路１３は、第１、第２の駆動回路１１、１２が第１又は第２の論理レベルを出力する第１の状態から、第１、第２の駆動回路１１、１２が第１、第２の論理レベルの中間レベルを出力する第２の状態に移行する間に、逆流防止素子Ｄ１〜Ｄ４を介して前記第１、第２の駆動回路に貫通電流が流れる第３の状態に第１、第２の駆動回路１１、１２を制御するものである。 （もっと読む）