半導体装置
【課題】半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。
【解決手段】論理回路は、オフ電流が小さい第1のトランジスタと、ゲートが電気的に接続された第2のトランジスタと、を有し、第2のトランジスタのゲートのノードには第1のトランジスタを介して電荷が供給される。ノードに対して、第1及び第2の容量を介して電荷を供給する。電荷の状態に応じて、第2のトランジスタのオン、オフが制御される。第1のトランジスタは、チャネル形成領域に酸化物半導体を有する。
【解決手段】論理回路は、オフ電流が小さい第1のトランジスタと、ゲートが電気的に接続された第2のトランジスタと、を有し、第2のトランジスタのゲートのノードには第1のトランジスタを介して電荷が供給される。ノードに対して、第1及び第2の容量を介して電荷を供給する。電荷の状態に応じて、第2のトランジスタのオン、オフが制御される。第1のトランジスタは、チャネル形成領域に酸化物半導体を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体を有する半導体装置に関する。
【背景技術】
【0002】
半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。リーク電流は、トランジスタをオフしたときに流れ出るオフ電流が一因となって生じる。
【0003】
例えば、ダイナミック回路において、ダイナミック・ノードに対する電荷の供給を制御するMOSトランジスタがオフ状態の時のリーク電流が大きいことが問題視されており、ダイナミック・ノードに連なる電流パスにMOSトランジスタ回路を挿入した構成が提案されている(特許文献1)。
【0004】
また別の構成として、ダイナミック回路において、リーク電流に応じた電流を検出するリーク電流検出回路を設け、さらにリーク電流補正時に動作するリーク電流補正回路まで備えた構成が提案されている(特許文献2)。
【0005】
また、論理回路において、付加機能を持たせるための検討がすすめられている。例えば、動的再構成性を持たせることができる再構成可能な論理回路がある。このような論理回路において、OR、ANDとNOR、NAND、NOTとを切り換えるための切替部を備えた構成が提案されている(特許文献3)。
【0006】
また、薄膜トランジスタのオフ電流は、Vgsが0[V]以下で、10−13〜10−14[A]である(特許文献4)。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平6−244714号公報
【特許文献2】特開平10−22816号公報
【特許文献3】特開2010−87911号公報
【特許文献4】特開平8−274342号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の一態様は、論理回路において、リーク電流の問題を解決することを課題とする。
【0009】
本発明の一態様は、論理回路において、動的再構成性を持たせることを課題とする。
【課題を解決するための手段】
【0010】
上記課題を鑑み、少なくとも、LSIを構成するトランジスタのオフ電流と比較して、オフ電流が小さいトランジスタを少なくとも一つ備えた論理回路を提供する。
【0011】
このようなオフ電流が小さいトランジスタを備えることで、動的再構成性を持たせた論理回路も提供することができる。
【発明の効果】
【0012】
オフ電流が小さいトランジスタを備えることで、リーク電流の問題を解決することができる。
【0013】
オフ電流が小さいトランジスタを備えることで、動的再構成の機能を持たせた論理回路を提供することができる。
【0014】
本発明の一態様の論理回路において、従来技術と比較して、シンプルな回路構成となる。
【図面の簡単な説明】
【0015】
【図1】本発明の一態様の論理回路を示す回路図である。
【図2】本発明の一態様の論理回路の動的再構成を示す概念図である。
【図3】本発明の一態様の論理回路を示す回路図である。
【図4】本発明の一態様の論理回路を示す回路図及びタイミングチャートである。
【図5】トランジスタの構造を示す図。
【図6】CAAC構造を説明する図。
【図7】CAAC構造を説明する図。
【図8】CAAC構造を説明する図。
【図9】トランジスタの作製方法を示す図。
【図10】酸化物半導体層における欠陥密度とトランジスタの電界効果移動度との関係を示す図。
【図11】トランジスタの構造を示す図。
【図12】トランジスタの電気特性の計算結果を示す図。
【図13】トランジスタの電気特性の計算結果を示す図。
【図14】トランジスタの電気特性の計算結果を示す図。
【図15】トランジスタの電気特性の計算結果を示す図。
【図16】トランジスタの電気特性の計算結果を示す図。
【図17】トランジスタの電気特性の計算結果を示す図。
【図18】トランジスタのXRD測定結果を示す図。
【図19】トランジスタの特性を示す図。
【図20】トランジスタの特性を示す図。
【図21】トランジスタの特性を示す図。
【図22】本発明の一態様の論理回路を備えた演算処理装置を示す図。
【図23】本発明の一態様の論理回路を備えた電子機器を示す図。
【図24】CAAC構造を説明する図。
【図25】本発明の一態様の論理回路を示す回路図である。
【発明を実施するための形態】
【0016】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明の一態様は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【0017】
(実施の形態1)
本実施の形態では、論理回路の基本構成について説明する。図1には、第1の容量(101)、第2の容量(102)、オフ電流が小さい第1のトランジスタ(OSFET、104)、第2のトランジスタ(FET、105)、を備えた論理回路を示す。
【0018】
第1のトランジスタは、チャネル形成領域に酸化物半導体を有するため、OSFETとも記す。酸化物半導体を有するチャネル形成領域はN型を示すことが多いため、第1のトランジスタの極性はN型とする。このような酸化物半導体をチャネル形成領域に有するトランジスタは、オフ電流が小さい。以下の実施の形態で詳述する。
【0019】
第2のトランジスタは、第1のトランジスタと比較すると、オフ電流が小さいことは要求されないため、チャネル形成領域にシリコンを用いたトランジスタを用いる。これをFETと記す。極性は第1のトランジスタと同一導電型となる場合、つまりN型の場合で説明する。
【0020】
第1の容量101、第2の容量102、第1のトランジスタ104、第2のトランジスタ105は、図1に示されるように電気的に接続される。第1の容量101の一方の電極は、第2のトランジスタ105のゲートと電気的に接続される。第2の容量102の一方の電極は、第2のトランジスタ105のゲートと電気的に接続される。第2の容量102の一方の電極は、第1のトランジスタ104のソース及びドレインの一方と電気的に接続される。第1のトランジスタ104がN型のとき、第2の容量102の一方の電極と電気的に接続されるのは、第1のトランジスタ104のドレインとなる。
【0021】
信号は、端子A、端子Bから入力される。つまり、第1の容量101の他方の電極と、第2の容量102の他方の電極から信号が入力される。これらの信号は、高電位(High、H、Vdd、1)及び低電位(Low、L、Vss、0)のいずれかである。高電位と低電位とは相対的なものである。低電位が0Vに限定されるものではない。
【0022】
第1のトランジスタ104は、ゲートに入力される信号によってオン又はオフが制御される。第2のトランジスタ105は、ゲートに入力される信号によってオン又はオフが制御される。
【0023】
また、図1に示すとおり、第1の容量101及び第2の容量102のそれぞれの容量値をC、第1の容量101の一方の電極と電気的に接続されたノードの電荷をQ、ノードの電圧をVg、第2のトランジスタ105のゲート容量をCgとする。Vgは下記の式(1)で表される。なお、簡単のため、第2のトランジスタ105のソース−ドレイン間電圧は0Vとする。
【0024】
【数1】
【0025】
上記式(1)において、Q/(2C+Cg)の部分は、Qの値に応じて変わる。すなわち、第1のトランジスタ104を介して書き込まれる信号によって変わる。電荷Qは、第1のトランジスタ104を介して入力される信号によって決まるからである。第1のトランジスタ104のオフ電流は非常に小さいため、書き込んだQの値を保持することができる。すなわち、第1のトランジスタがオフ状態となることによって、上記ノードを浮遊状態とすることができる。従来技術と異なり、他の素子を備えることなく、書き込んだQの値を保持することができる。
【0026】
例えば、Q=0とする。第2のトランジスタ105の閾値電圧(Vth)は、正の小さい値とする。第1のトランジスタ104をオンとして、Q=0となる電圧Vgを、第1のトランジスタ104を介して書き込む。書き込み終了後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BにともにHighの信号が入力されたとする。これらの信号を(1、1)と記す。このとき、端子Aの電位VA及び端子Bの電位VBはVA=VB=Vddとなり、下記の式(2)で表される。
【0027】
【数2】
【0028】
このとき、Vg>Vth(105)であるため、第2のトランジスタ105はオンとなる。ここで第2のトランジスタ105の閾値電圧をVth(105)と示す。
【0029】
また、同様にQ=0とし、端子AにHighの信号、端子BにLowの信号が入力されたとする。これらの信号を(1、0)と示す。このとき、VA=Vdd、VB=0となり、下記の式(3)で表される。
【0030】
【数3】
【0031】
このとき、Vg>Vthであるため、第2のトランジスタ105はオンとなる。
【0032】
また、同様にQ=0とし、端子AにLowの信号、端子BにHighの信号が入力されたとする。これらの信号を(0、1)と示す。このとき、VA=0、VB=Vddとなり、上記式(3)で表される。
【0033】
このとき、第2のトランジスタ105はオンとなる。
【0034】
また、同様にQ=0とし、端子A、端子BにともにLowの信号が入力されたとする。これらの信号を(0、0)と示す。このとき、VA=VB=0となり、下記の式(4)で表される。
【0035】
【数4】
【0036】
このとき、Vg<Vthであるため、第2のトランジスタ105はオフとなる。
【0037】
以上の動作をまとめると、表1のようになる。
【0038】
【表1】
【0039】
端子A及び端子BにLowが入力されたときのみ、第2のトランジスタ105がオフとなり、それ以外の信号が入力されたとき、第2のトランジスタ105はオンとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ105のオン条件が異なる。つまり、第2のトランジスタ105のオン又はオフの状態が、Qの値によって異なることがわかる。
【0040】
次に、Qの値を変更する。第2のトランジスタ105はN型であるため、Q<0(負)とする。
【0041】
第1のトランジスタ104をオンとして、Q<0となる信号を、第1のトランジスタ104を介して書き込む。書き込み終了後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BにともにHighの信号(1、1)が入力されたとする。このとき、Q<0を満たす範囲で、Qを適切に変えることで、第2のトランジスタ105はオンすることができる。
【0042】
また、同様な値(Q<0)とし、端子AにHighの信号、端子BにLowの信号(1、0)が入力されたとする。このとき、Qを適切に変えることで、第2のトランジスタ105はオフとすることができる。
【0043】
また、同様な値(Q<0)とし、端子AにLowの信号、端子BにHighの信号(0、1)が入力されるとする。このとき、Qを適切に変えることで、第2のトランジスタ105はオフとすることができる。
【0044】
また、同様な値(Q<0)とし、端子A、端子BともにLowの信号(0、0)が入力されたとする。このとき、Qを適切に変えることで、第2のトランジスタ105はオフとすることができる。
【0045】
以上の動作をまとめると、表2のようになる。
【0046】
【表2】
【0047】
端子A及び端子BにHighの信号が入力されたときのみ、第2のトランジスタ105がオンとなり、それ以外の信号が入力されたとき、第2のトランジスタ105はオフとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ105のオン条件が異なる。つまり、第2のトランジスタ105のオン又はオフの状態が、Qの値によって異なることがわかる。
【0048】
表1と表2の関係を図2に示す。本発明の一態様の論理回路は、切替スイッチなどを設けることなく、Q=0とQ<0との違いによって、第2のトランジスタ105のオン又はオフの状態が異なる。動的再構成の機能を持たせることができる。これは第1のトランジスタ104のオフ電流が小さいため、Q=0とQ<0の状態をそれぞれ保持することができるためである。
【0049】
一般化した動作を説明する。第2のトランジスタ105のしきい値をVthとする。上記式(1)より、Vgは端子A,端子B、Qの関数であることがわかる。端子AがHigh、BがHighのときの第2のトランジスタ105のゲート電位をVg(A=1,B=1,Q)、端子AがLow、BがHighのときの第2のトランジスタ105のゲート電位をVg(A=0,B=1,Q)、端子AがHigh、BがLowのときの第2のトランジスタ105のゲート電位をVg(A=1,B=0,Q)、端子AがLow、BがLowのときの第2のトランジスタ105のゲート電位をVg(A=0,B=0,Q)、とする。
【0050】
端子AがHigh、BがHighのとき、下記の式(5)と表される。
【数5】
【0051】
端子AがLow、BがHighのとき、下記の式(6)と表される。
【数6】
【0052】
端子AがHigh、BがLowのとき、下記の式(7)と表される。
【数7】
【0053】
端子AがLow、BがLowのとき、下記の式(8)と表される。
【数8】
【0054】
式(5)〜式(8)より、下記の式(9)が成り立つ。
【数9】
【0055】
第1のトランジスタ104を介して書き込まれる電荷をQ0とすると、Q0が、下記の式(10)を満たすと、表1の関係を満たすことがわかる。
【数10】
【0056】
具体的に(A=0,B=0の状態で)書き込む電位をVg0とすると、Vg0は下記の式(11)を満たす。
【数11】
【0057】
第1のトランジスタ104を介して書き込まれる電荷をQ1とすると、Q1が、下記の式(12)を満たすと、表2の関係を満たすことがわかる。
【数12】
【0058】
具体的に(A=0,B=0の状態で)書き込む電位をVg1とすると、Vg1は下記の式(13)を満たす。
【数13】
【0059】
第1のトランジスタ104として、チャネル形成領域に酸化物半導体を有するトランジスタを用いることにより、論理演算処理を行う機能を持ちつつ、情報を保持する機能を有することができる。
【0060】
本発明の一態様は、トランジスタ(OSFET)をオンすれば動的再構成の機能を発揮することができ、トランジスタのゲートにパルスを印加すればよい。よって、短時間でトランジスタの状態を確定することができる。
【0061】
また本発明の一態様の動的再構成の機能は、入力信号の影響を受けない。当該機能を入力信号とは独立して制御することができるからである。
【0062】
このように、本発明の一態様は、リーク電流の問題を解決することができる。
【0063】
このように、本発明の一態様は、動的再構成の機能を持たせることができる。
【0064】
このように、本発明の一態様は、従来技術と比較して、シンプルな回路構成である。
【0065】
(実施の形態2)
本実施の形態では、実施の形態1で示した第2のトランジスタの極性をP型とした論理回路の基本構成について説明する。図3には、第1の容量(101)、第2の容量(102)、オフ電流が小さい第1のトランジスタ(OSFET、104)、第2のトランジスタ(FET、205)、を備えた論理回路を示し、第2のトランジスタはP型である。
【0066】
第1の容量101、第2の容量102、第1のトランジスタ104、第2のトランジスタ205は、図3に示されるように電気的に接続される。第1の容量101の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第1のトランジスタ104のソース及びドレインの一方と電気的に接続される。第1のトランジスタ104はN型であるため、第2の容量102の一方の電極と電気的に接続されるのは、第1のトランジスタ104のドレインとなる。
【0067】
第1のトランジスタ104は、ゲートに入力される信号によってオン又はオフが制御される。第2のトランジスタ205は、ゲートに入力される信号によってオン又はオフが制御される。端子A、端子BからHigh、又はLowの信号が入力される。
【0068】
図3に示すとおり、第1の容量101及び第2の容量102のそれぞれの容量値をC、第1の容量101の一方の電極と電気的に接続されたノードの電荷をQ、ノードの電圧をVg、第2のトランジスタ205のゲート容量をCgとする。Vgは下記の式(14)で表される。なお、簡単のため、第2のトランジスタ205のソース−ドレイン間電圧はVddとする。
【数14】
【0069】
式(14)において、Q/(2C+Cg)の部分は、Qの値に応じて変わる。すなわち、第1のトランジスタ104を介して書き込まれる信号によって変わる。電荷Qは、第1のトランジスタ104を介して入力される信号によって決まるからである。第1のトランジスタ104のオフ電流は非常に小さいため、書き込んだQの値を保持することができる。すなわち、第1のトランジスタがオフ状態となることによって、上記ノードを浮遊状態とすることができる。従来技術と異なり、他の素子を備えることなく、書き込んだQの値を保持することができる。
【0070】
例えば、Q=0とする。第2のトランジスタ205の閾値電圧(Vth)は、負の小さい値とする。第1のトランジスタ104をオンとして、Q=0となる電圧Vgを、第1のトランジスタ104を介して書き込む。その後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BにともにHighの信号(1、1)が入力されたとする。Vgは下記の式(15)で表される。
【数15】
【0071】
このとき、Vg−Vdd>Vth(205)であるため、第2のトランジスタ205はオフとなる。ここで第2のトランジスタ205の閾値電圧をVth(205)と示す。
【0072】
また、同様にQ=0とし、端子AにHighの信号、端子BにLowの信号(1、0)が入力されたとする。Vgは下記の式(16)で表される。
【数16】
【0073】
このとき、Vg−Vdd<Vth(205)であるため、第2のトランジスタ205はオンとなる。
【0074】
また、同様にQ=0とし、端子AにLowの信号、端子BにHighの信号(0、1)が入力されたとする。Vgは下記の式(17)で表される。
【数17】
【0075】
このとき、Vg−Vdd<Vth(205)であるため、第2のトランジスタ205はオンとなる。
【0076】
また、同様にQ=0とし、端子A、端子BにともにLowの信号が入力されたとする。このとき、Vg−Vdd<Vth(205)であるため、第2のトランジスタ205はオンとなる。
【0077】
以上の動作をまとめると、表3のようになる。
【0078】
【表3】
【0079】
端子A及びBの双方にHighが入力されたときのみ、第2のトランジスタ(FET)205はオフとなり、それ以外の信号が入力されたとき、第2のトランジスタ(FET)205はオンとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ205のオン条件が異なる。つまり、第2のトランジスタ205のオン又はオフの状態が、Qの値によって異なることがわかる。
【0080】
次に、Qの値を変更する。第2のトランジスタ205はP型であるため、Q>0(正)とする。
【0081】
第1のトランジスタ104をオンとして、Q>0となる信号を書き込む。書き込み終了後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BともにHighの信号(1、1)が入力されたとする。このとき、Q>0を満たす範囲で、Qを適当に変えることで、第2のトランジスタ205はオフとすることができる。
【0082】
また、同様な値(Q>0)とし、端子AにHighの信号、端子BにLowの信号(1、0)が入力されたとする。このとき、Qを適当に変えることで、第2のトランジスタ205はオフとすることができる。
【0083】
また、同様な値(Q>0)とし、端子AにLowの信号、端子BにHighの信号(0、1)が入力されたとする。このとき、Qを適当に変えることで、第2のトランジスタ205はオフとすることができる。
【0084】
また、同様な値(Q>0)とし、端子A、端子BともにLowの信号(0、0)が入力されたとする。このとき、Qを適当に変えることで、第2のトランジスタ205はオンとすることができる。
【0085】
以上の動作をまとめると、表4のようになる。
【0086】
【表4】
【0087】
端子A及び端子BにLowの信号が入力されたときのみ、第2のトランジスタ(FET)205がオンとなり、それ以外の信号が入力されたとき、第2のトランジスタ(FET)205はオフとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ205のオン条件が異なる。つまり、第2のトランジスタ205のオン又はオフの状態が、Qの値によって異なることがわかる。
【0088】
切替スイッチなどを設けることなく、Q=0とQ>0との違いによって、第2のトランジスタ205のオン又はオフの状態が異なる。動的再構成の機能を持たせることができる。これは第1のトランジスタ104のオフ電流が小さいため、Q=0とQ>0の状態をそれぞれ保持することができるためである。
【0089】
一般化した動作を説明する。第2のトランジスタ205のしきい値をVthpとする。上記式(5)より、Vgは端子A,端子B、Qの関数であることがわかる。端子AがHigh、BがHighのときの第2のトランジスタ205のゲート電位をVg(A=1,B=1,Q)、端子AがLow、BがHighのときの第2のトランジスタ205のゲート電位をVg(A=0,B=1,Q)、端子AがHigh、BがLowのときの第2のトランジスタ205のゲート電位をVg(A=1,B=0,Q)、端子AがLow、BがLowのときの第2のトランジスタ205のゲート電位をVg(A=0,B=0,Q)とする。
【0090】
端子AがHigh、BがHighのとき、下記の式(18)と表される。
【数18】
【0091】
端子AがLow、BがHighのとき、下記の式(19)と表される。
【数19】
【0092】
端子AがHigh、BがLowのとき、下記の式(20)と表される。
【数20】
【0093】
端子AがLow、BがLowのとき、下記の式(21)と表される。
【数21】
【0094】
式(18)〜式(21)より、下記の式(22)が成り立つ。
【数22】
【0095】
第1のトランジスタ104を介して書き込まれる電荷をQ2とすると、Q2が、下記の式(23)を満たすと、表3の関係を満たすことがわかる。
【数23】
【0096】
具体的に(A=0,B=0の状態で)書き込む電位をVg2とすると、Vg2は下記の式(24)を満たす。
【数24】
【0097】
第1のトランジスタ104を介して書き込まれる電荷Q3とすると、Q3が下記の式(25)を満たすと、表4の関係を満たすことがわかる。
【数25】
【0098】
具体的に(A=0,B=0の状態で)書き込む電位Vg3とすると、Vg3は下記の式(26)を満たす。
【数26】
【0099】
第1のトランジスタ104として、チャネル形成領域に酸化物半導体を有するトランジスタを用いることにより、論理演算処理を行う機能を持ちつつ、情報を保持する機能を有することができる。
【0100】
また、本実施の形態は、実施の形態1と異なり、Q>0とすればよい。Q=0と組み合わせて用いるため、第1のトランジスタ104を介して入力する信号を0と正の値を採用することができる。実施の形態1と比較すると、第1のトランジスタ104に供給する信号の組み合わせが好ましくなる。
【0101】
本発明の一態様は、トランジスタ(OSFET)をオンすれば動的再構成の機能を発揮することができ、トランジスタのゲートにパルスを印加すればよい。よって、短時間でトランジスタの状態を確定することができる。
【0102】
また本発明の一態様の動的再構成の機能は、入力信号の影響を受けない。当該機能を入力信号とは独立して制御することができるからである。
【0103】
このように、本発明の一態様は、リーク電流の問題を解決することができる。
【0104】
このように、本発明の一態様は、動的再構成の機能を持たせることができる。
【0105】
このように、本発明の一態様は、従来技術と比較して、シンプルな回路構成である。
【0106】
(実施の形態3)
本実施の形態では、実施の形態1で示した回路と、実施の形態2で示した回路とを組み合わせた論理回路について説明する。
【0107】
実施の形態1で示した回路(図1参照)は、第2のトランジスタ105がN型である。実施の形態2で示した回路(図3参照)は、第2のトランジスタ205がP型である。これらを組み合わせてCMOS回路を構成することができる。
【0108】
図25にCMOS回路を示す。第1の容量501、第2の容量502、第3の容量511、第4の容量512、OSFETで構成される第1のトランジスタ504、OSFETで構成される第2のトランジスタ514、第3のトランジスタ205、第4のトランジスタ105を有する。第3のトランジスタ205はP型、第4のトランジスタ105はN型とする。
【0109】
これらは、図25に示すように電気的に接続される。第1の容量501の一方の電極は、端子Aと電気的に接続される。第3の容量511の一方の電極は、端子Aと電気的に接続される。端子Aから信号が入力される(IN)。第2の容量502の一方の電極は、端子Bと電気的に接続される。第4の容量512の一方の電極は、端子Bと電気的に接続される。端子Bから信号が入力される(IN)。第1のトランジスタ(OSFET)504のソース及びドレインの一方は、第1の容量501の他方の電極と電気的に接続される。第1のトランジスタ(OSFET)504のソース及びドレインの一方は、第3のトランジスタ(FET)205のゲートと電気的に接続される。ゲートに接続されたノードの電荷をQpとする。第1のトランジスタ504はN型のため、第3のトランジスタ(FET)205のゲートとはドレインが電気的に接続される。第2のトランジスタ(OSFET)514のソース及びドレインの一方は、第4の容量512の他方の電極と電気的に接続される。第2のトランジスタ(OSFET)514のソース及びドレインの一方は、第4のトランジスタ(FET)105のゲートと電気的に接続される。ゲートに接続されたノードの電荷をQnとする。第2のトランジスタ514はN型のため、第4のトランジスタ(FET)105のゲートとはドレインが電気的に接続される。第3のトランジスタ205のソース及びドレインの一方と、第4のトランジスタ105とのソース及びドレインの一方は、電気的に接続され、信号が出力される(OUT)。
【0110】
Qnが実施の形態1で示したQ0(Qn=Qn1)であって、Qpが実施の形態2で示したQ3(Qp=Qp1)のとき、端子A、端子Bへの入力信号(IN)と、出力信号(OUT)との関係を表5に示す。
【表5】
【0111】
否定論理和(NOR)が実行されていることがわかる。
【0112】
Qnが実施の形態1で示したQ1(Qn=Qn2)であって、Qpが実施の形態2で示したQ2(Qp=Qp2)のとき、端子A、端子Bへの入力信号と、出力(OUT)との関係を表6に示す。
【表6】
【0113】
否定論理積(NAND)が実行されていることがわかる。ただし、Qn2<Qn1であり、Qp1>Qp2である。
【0114】
このようにCMOS回路であっても、動的再構成の機能を持たせることができる。
【0115】
このようにCMOS回路であっても、従来技術と比較して、シンプルな回路構成である。
【0116】
(実施の形態4)
本実施の形態では、論理積(AND)と論理和(OR)と実行させるため、新たな素子を追加した論理回路について説明する。
【0117】
図4(A)には、第1の容量(101)、第2の容量(102)、オフ電流が小さい第1のトランジスタ(OSFET、104)、第2のトランジスタ(FET、105)、第3のトランジスタ(OSFET、311)、第4のトランジスタ(OSFET、312)、インバータ313を備えた論理回路を示す。
【0118】
図3の論理回路に対して、第3のトランジスタ(OSFET、311)、第4のトランジスタ(OSFET、312)、インバータ313が追加されている。
【0119】
第1のトランジスタ104、第3のトランジスタ311、及び第4のトランジスタ312は、チャネル形成領域に酸化物半導体を有するため、OSFETとも示す。酸化物半導体を有するチャネル形成領域はN型を示すことが多いため、第1、第3、及び第4のトランジスタの極性はN型とする。このような酸化物半導体をチャネル形成領域に有するトランジスタは、オフ電流が小さい。第3,第4のトランジスタは、第1のトランジスタと比較すると、オフ電流が小さいことは要求されないため、必ずしも酸化物半導体を有するトランジスタを適用する必要はない。
【0120】
第2のトランジスタは、第1、第3及び第4のトランジスタと比較すると、オフ電流が小さいことは要求されないため、チャネル形成領域にシリコンを用いたトランジスタを用いる。第2のトランジスタはP型とする。
【0121】
第1の容量101、第2の容量102、第1のトランジスタ104、第2のトランジスタ205、第3のトランジスタ311、第4のトランジスタ312、インバータ313は、図4に示されるように電気的に接続される。第1の容量101の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第1のトランジスタ104のソース及びドレインの一方と電気的に接続される。第1のトランジスタ104がN型のとき、第2の容量の一方の電極と電気的に接続されるのは、第1のトランジスタ104のドレインとなる。第2のトランジスタ205のソース及びドレインの一方は、第3のトランジスタ311のソース及びドレインの一方と電気的に接続される。第3のトランジスタ311のソース及びドレインの他方は、第4のトランジスタ312のソース及びドレインの一方と電気的に接続される。第3のトランジスタ311のソース及びドレインの他方、及び第4のトランジスタ312のソース及びドレインの一方は、インバータ313の第1の端子と電気的に接続される。インバータ313の第1の端子は入力端子である。インバータ313の第2の端子から信号が出力される。インバータ313の第2の端子は出力端子である。第2のトランジスタ205のソース及びドレインの他方は高電位電源と電気的に接続され、第4のトランジスタ312のソース及びドレインの他方は低電位電源と電気的に接続される。
【0122】
第1のトランジスタ104は、ゲートに入力される信号によってオン又はオフが制御される。第2のトランジスタ205は、ゲートに入力される信号によってオン又はオフが制御される。端子A、端子Bから信号が入力される。これらの信号はHigh又はLowの信号である。従って、第2のトランジスタ205のオン又はオフは、実施の形態2で示したように制御される。第2のトランジスタ205がオンのとき、Vddが入力される。
【0123】
第3のトランジスタ311は、ゲートに入力される信号によってオン又はオフが制御される。第4のトランジスタ312は、ゲートに入力される信号によってオン又はオフが制御される。第3のトランジスタ311のゲートに入力される信号は、High又はLowの信号である。第4のトランジスタ312のゲートに入力される信号は、High又はLowの信号である。
【0124】
図4(A)の動作を図4(B),(C)を用いて説明する。図4(B)では、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にHighの信号が入っている状態とする。つまり、第2のトランジスタ205がオフ状態であるとする。まず、制御信号S1がLow,制御信号S2がHighになる。すると、第3のトランジスタ311がオフ、第4のトランジスタ312がオンとなる。ノードFNの電位はVssとなり、インバータ出力OUTはHighとなる。
【0125】
次に、制御信号S2がLowとなり、制御信号S1がHighとなる。すると、第3のトランジスタ311がオン、第4のトランジスタ312がオフとなる。第2のトランジスタ205はオフ状態であるから、ノードFNの電位はVssのまま保持される。(第2のトランジスタ205のリーク電流によって徐々に電位は上昇するが、短期間ではVssに近い電位に保たれる。)従って、インバータ出力OUTもHighのままである。以上の動作の結果、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にHighの信号が入っている場合、出力信号もHighとなる。
【0126】
図4(C)では、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にLowの信号が入っている状態とする。つまり、第2のトランジスタ205がオン状態であるとする。まず、制御信号S1がLow,制御信号S2がHighになる。すると、第3のトランジスタ311がオフ、第4のトランジスタ312がオンとなる。ノードFNの電位はVssとなり、インバータ出力OUTはHighとなる。
【0127】
次に、制御信号S2がLowとなり、制御信号S1がHighとなる。すると、第3のトランジスタ311がオン、第4のトランジスタ312がオフとなる。第2のトランジスタ205はオン状態であるから、ノードFNの電位はVddとなる。従って、インバータ出力OUTはLowとなる。以上の動作の結果、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にLowの信号が入っている場合、出力信号もLowとなる。なお、制御信号S2がLow、制御信号S1がLowとなると、第3のトランジスタ311がオフ、第4のトランジスタ312がオフとなり、ノードFNの電位は保持される。OSFETのオフ状態によって保持されるため、長期的に安定に保持することが出来る。
【0128】
以上の動作から、図4(A)に示す回路は、第2のトランジスタ205がオン状態であれば、Lowを、第2のトランジスタ205がオフ状態であれば、Highを出力することがわかる。従って、表3、4から、図4(A)に示す回路の真理値表が決まる。表7に示す。
【0129】
【表7】
【0130】
Q=Q2のとき、端子A,端子Bに(1,1)が入力されると、第2のトランジスタ205はオフとなる。従って、OUTはHighである。端子A,端子Bに(1,0)、(0,1)、(0,0)が入力されると、第2のトランジスタ205はオンとなる。従って、OUTはLowである。つまり、この回路はAND回路であることがわかる。
【0131】
Q=Q3のとき、端子A,端子Bに(1,1)、(1,0)、(0,1)、が入力されると、第2のトランジスタ205はオフとなる。従って、OUTはHighである。端子A,端子Bに(0,0)が入力されると、第2のトランジスタ205はオンとなる。従って、OUTはLowである。つまり、この回路はOR回路であることがわかる。
【0132】
このような論理回路では、インバータ313の入力端子側のノード電位を保持することができればよい。インバータ313のかわりに、スイッチやバッファなどを設けることができる。
【0133】
(実施の形態5)
本実施の形態では、上記実施の形態に示す論理回路において、オフ電流が小さいことが要求されるトランジスタ(第1のトランジスタ、第3のトランジスタ、第4のトランジスタなど)に適用可能な電界効果トランジスタについて説明する。チャネル形成領域に、酸化物半導体層を含む電界効果型トランジスタである。
【0134】
本実施の形態におけるトランジスタの構造例について、図5を用いて説明する。
【0135】
図5(A)に示すトランジスタは、導電層601_aと、絶縁層602_aと、半導体層603_aと、導電層605a_aと、導電層605b_aと、を含む。
【0136】
半導体層603_aは、領域604a_a及び領域604b_aを含む。領域604a_a及び領域604b_aは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域604a_a及び領域604b_aの間の領域がチャネル形成領域になる。半導体層603_aは、被素子形成層600_aの上に設けられる。なお、必ずしも領域604a_a及び領域604b_aを設けなくてもよいが、設けることで抵抗が下がり、移動度が向上することがある。
【0137】
導電層605a_a及び導電層605b_aは、半導体層603_aの上に設けられ、半導体層603_aに電気的に接続される。また、導電層605a_a及び導電層605b_aの側面(内側)は、テーパ状である。導電層605a_a及び導電層605b_aをマスクの一部として、領域604a_a及び領域604b_aを形成することができる。
【0138】
導電層605a_aは、領域604a_aの一部に重畳させる。導電層605a_a及び領域604a_aの間の抵抗値を小さくすることができるからである。ただし、必ずしもこれに限定されない。また、導電層605a_aに重畳する半導体層603_aの領域の全てをドーパントが添加された領域604a_aにしてもよい。ただし、必ずしもこれに限定されない。
【0139】
導電層605b_aは、領域604b_aの一部に重畳させる。導電層605b_a及び領域604b_aの間の抵抗を小さくすることができるからである。ただし、必ずしもこれに限定されない。また、導電層605b_aに重畳する半導体層603_aの領域の全てをドーパントが添加された領域604b_aにしてもよい。
【0140】
絶縁層602_aは、半導体層603_a、導電層605a_a、及び導電層605b_aの上に設けられる。ゲート絶縁膜として機能させる。
【0141】
導電層601_aは、絶縁層602_aの一部の上に設けられ、絶縁層602_aを介して半導体層603_aに重畳する。絶縁層602_aを介して導電層601_aと重畳する半導体層603_aの領域がチャネル形成領域になる。導電層601_aをマスクの一部として、領域604a_a及び領域604b_aを形成することができる。
【0142】
また、図5(B)に示すトランジスタは、導電層601_bと、絶縁層602_bと、半導体層603_bと、導電層605a_bと、導電層605b_bと、絶縁層606aと、絶縁層606bと、絶縁層607と、を含む。
【0143】
半導体層603_bは、領域604a_b及び領域604b_bを含む。領域604a_b及び領域604b_bは、互いに離間し、それぞれドーパントが添加された領域である。半導体層603_bは、例えば被素子形成層600_bの上に設けられ、導電層605a_b及び導電層605b_bに電気的に接続される。なお、必ずしも領域604a_b及び領域604b_bを設けなくてもよいが、設けることで抵抗が下がり、移動度が向上することがある。
【0144】
絶縁層602_bは、半導体層603_bの一部の上に設けられる。
【0145】
導電層601_bは、絶縁層602_bの一部の上に設けられ、絶縁層602_bを介して半導体層603_bに重畳する。なお、絶縁層602_bを介して導電層601_bと重畳する半導体層603_bの領域がトランジスタのチャネル形成領域になる。なお、導電層601_bの上に絶縁層が設けられていてもよい。
【0146】
絶縁層606aは、絶縁層602_bの上に設けられ、導電層601_bにおける一対の側面の一方に接する。絶縁層606bは、絶縁層602_bの上に設けられ、導電層601_bにおける一対の側面の他方に接する。絶縁層606aと、絶縁層606bはサイドウォールと呼ばれる。
【0147】
なお、絶縁層602_bを介して絶縁層606a及び絶縁層606bに重畳する領域604a_b及び領域604b_bの部分のドーパントの濃度は、絶縁層606a及び絶縁層606bに重畳しない領域604a_b及び領域604b_bの部分のドーパントの濃度より低くてもよい。ドーパントの濃度はチャネル形成領域に向かって、徐々に低下させてもよい。
【0148】
導電層605a_b及び導電層605b_bは、半導体層603_bの上に設けられる。
【0149】
導電層605a_bは、領域604a_bに電気的に接続される。また、導電層605a_bは、絶縁層606aに接する。
【0150】
導電層605b_bは、領域604b_bに電気的に接続される。また、導電層605b_bは、絶縁層606bに接する。
【0151】
絶縁層606aによって、導電層601_bと、導電層605a_bとが接触することを防ぐことができる。
絶縁層606bによって、導電層601_bと、導電層605b_bとが接触することを防ぐことができる。
【0152】
絶縁層607は、導電層601_b、導電層605a_b、導電層605b_b、絶縁層606a、及び絶縁層606bの上に設けられる。
【0153】
さらに、図5(A)及び図5(B)に示す各構成要素について説明する。
【0154】
被素子形成層600_a及び被素子形成層600_bとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層600_a及び被素子形成層600_bとして用いることもできる。
【0155】
導電層601_a及び導電層601_bのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【0156】
導電層601_a及び導電層601_bとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層601_a及び導電層601_bに当該金属材料の積層、又は当該合金材料の積層、これらを組み合わせた積層により、導電層601_a及び導電層601_bを構成することもできる。これら材料の仕事関数を考慮する。
【0157】
絶縁層602_a及び絶縁層602_bのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【0158】
絶縁層602_a及び絶縁層602_bとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層602_a及び絶縁層602_bに上述した材料の積層により絶縁層602_a及び絶縁層602_bを構成することもできる。
【0159】
また、絶縁層602_a及び絶縁層602_bとしては、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層603_a及び半導体層603_bが第13族元素を含む場合に、半導体層603_a及び半導体層603_bに接する絶縁層として第13族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【0160】
第13族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子%)が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)がアルミニウムの含有量(原子%)以上の物質のことをいう。例えば、Al2Ox(x=3+α、αは0より大きく1より小さい値)、Ga2Ox(x=3+α、αは0より大きく1より小さい値)、又はGaxAl2−xO3+α(xは0より大きく2より小さい値、αは0より大きく1より小さい値)で表記される材料を用いることもできる。
【0161】
また、絶縁層602_a及び絶縁層602_bに上述した材料の積層により絶縁層602_a及び絶縁層602_bを構成することもできる。例えば、複数のGa2Oxで表記される酸化ガリウムを含む層の積層により絶縁層602_a及び絶縁層602_bを構成してもよい。また、Ga2Oxで表記される酸化ガリウムを含む絶縁層及びAl2Oxで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層602_a及び絶縁層602_bを構成してもよい。
【0162】
半導体層603_a及び半導体層603_bのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層603_a及び半導体層603_bに適用可能な酸化物半導体としては、例えばIn系酸化物(例えば酸化インジウムなど)、Sn系酸化物(例えば酸化スズなど)、又はZn系酸化物(例えば酸化亜鉛など)などを用いることができる。
【0163】
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【0164】
例えば、四元系金属酸化物としては、例えばIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物などを用いることができる。
【0165】
また、三元系金属酸化物としては、例えばIn−Ga−Zn系酸化物(IGZOともいう)、In−Sn−Zn系酸化物、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、又はIn−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、又はIn−Lu−Zn系酸化物などを用いることができる。
【0166】
また、二元系金属酸化物としては、例えばIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Sn系酸化物、又はIn−Ga系酸化物などを用いることができる。
【0167】
なお、例えばIn−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
【0168】
また、酸化物半導体としては、InLO3(ZnO)m(mは0より大きい数)で表記される材料を用いることもできる。InLO3(ZnO)mのLは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。
【0169】
例えば、酸化物半導体としては、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)又はIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半導体としては、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)又はIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いることができる。
【0170】
しかし、これらに限られず、必要とする半導体特性(移動度、閾値電圧、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0171】
酸化物半導体は、単結晶の構造をとることができる。
【0172】
酸化物半導体は、非単結晶の構造をとることができる。
【0173】
酸化物半導体が非単結晶の場合、アモルファスの構造をとることができる。
【0174】
酸化物半導体が非単結晶の場合、多結晶の構造をとることができる。
【0175】
酸化物半導体は、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスの構造でもよい。
【0176】
酸化物半導体の組成比に応じて、上記構造をとることができる。酸化物半導体の膜厚に応じて、上記構造をとることができる。酸化物半導体に対する熱処理、又は成膜時の基板温度などに応じて、上記構造をとることができる。
【0177】
また、半導体層603_a及び半導体層603_bとしては、c軸に配向し、かつab面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、c軸において金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ab面においてa軸又はb軸の向きが異なる(c軸を中心に回転した)結晶(CAAC:C Axis Aligned Crystallineともいう)を含む酸化物の層を用いることができる。
【0178】
CAACは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、CAACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【0179】
CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は、一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)に揃っていてもよい。又は、CAACを構成する個々の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)を向いていてもよい。
【0180】
酸化物半導体は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【0181】
このようなCAACの例としては、例えば膜状に形成され、膜表面又はCAACが形成され基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子(又は窒素原子)の層状配列が認められる結晶を挙げることもできる。
【0182】
また、酸化物半導体としては、c軸方向に配向する結晶領域の組成がIn1+σGa1−σO3(ZnO)M(ただし、0<σ<1、M=1以上3以下の数)で表され、c軸方向に配向する結晶領域を含む全体の半導体層の組成がInPGaQOR(ZnO)M(ただし、0<P<2、0<Q<2、M=1以上3以下の数)で表される材料を用いることもできる。
【0183】
また、例えば、半導体層603_a及び半導体層603_bがCAACの酸化物半導体層の場合において、トランジスタのチャネル長を30nmとするとき、半導体層603_a及び半導体層603_bの厚さを例えば5nm程度にしてもトランジスタにおける短チャネル効果を抑制することができる。
【0184】
ここで、CAACに含まれる結晶構造例について図6乃至図8を用いてさらに説明する。なお、特に断りがない限り、図6乃至図8は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図6において、丸で囲まれたOは4配位のOを示し、二重丸は3配位のOを示す。
【0185】
図6(A)では、1個の6配位のインジウム原子(6配位のInともいう)と6配位のInに近接する6個の4配位の酸素原子(4配位のOともいう)と、を有する構造を示す。なお、Inなどの1個の金属原子と該金属原子に近接する酸素原子により構成される部分を小グループという。また、図6(A)では、便宜のため、八面体構造を平面構造で示している。また、図6(A)の上半分及び下半分には、それぞれ3個ずつ4配位のOがある。また、図6(A)に示す小グループの電荷は0である。
【0186】
図6(B)では、1個の5配位のGaと、5配位のGaに近接する3個の3配位の酸素原子(3配位のOともいう)と、5配位のGaに近接する2個の4配位のOと、を有する構造を示す。3個の3配位のOのそれぞれは、いずれもab面に存在する。また、図6(B)の上半分及び下半分のそれぞれには、1個ずつ4配位のOがある。また、インジウム原子には、6配位だけではなく、5配位のインジウム原子(5配位のIn)も存在するため、5配位のInと、3個の3配位のOと、2個の4配位のOにより、図6(B)に示す構造を構成することもできる。また、図6(B)に示す小グループの電荷は0である。
【0187】
図6(C)では、1個の4配位の亜鉛原子(4配位のZnともいう)と、4配位のZnに近接する4個の4配位のOと、を有する構造を示す。図6(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図6(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。なお、図6(C)に示す小グループの電荷は0である。
【0188】
図6(D)では、1個の6配位のスズ原子(6配位のSnともいう)と、6配位のSnに近接する6個の4配位のOと、を有する構造を示す。図6(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。なお、図6(D)に示す小グループの電荷は+1となる。
【0189】
図6(E)では、2個の亜鉛原子を含む小グループを示す。図6(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図6(E)に示す小グループの電荷は−1となる。
【0190】
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グループ(ユニットセルともいう)という。
【0191】
ここで、上記小グループ同士が結合する規則について説明する。例えば、6配位のInの上半分における3個の4配位のOは、下方向に近接する3個の6配位のInにそれぞれ結合し、下半分における3個の4配位のOは、上方向に近接する3個の6配位のInにそれぞれ結合する。また、5配位のGaの上半分における1個の3配位のOは、下方向に近接する1個の5配位のGaに結合し、下半分における1個の3配位のOは、上方向に近接する1個の5配位のGaに結合する。また、4配位のZnの上半分における1個の4配位のOは、下方向に近接する1個の4配位のZnに結合し、下半分における3個のOは、上方向に近接する3個の4配位のZnにそれぞれ結合する。このように、金属原子の上方向における4配位のOの数と、そのOの下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における4配位のOの数と、そのOの上方向に近接する金属原子の数は等しい。このとき、Oは4配位なので、下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は4になる。従って、金属原子の上方向における4配位のOの数と、別の金属原子の下方向における4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は、結合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、または4配位の金属原子(Zn)のいずれかと結合することになる。
【0192】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、この他にも、層構造の合計の電荷が0となるように、複数の小グループが結合して中グループを構成する。
【0193】
さらに、図7(A)では、In−Sn−Zn系の層構造を構成する中グループのモデル図を示す。また、図7(B)では、3つの中グループで構成される大グループを示す。また、図7(C)では、図7(B)に示す層構造をc軸方向から観察した場合の原子配列を示す。
【0194】
なお、図7(A)では、便宜のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分のそれぞれに3個ずつ4配位のOがあることを、丸枠の3として示している。同様に、図7(A)において、Inの上半分及び下半分のそれぞれには、1個ずつ4配位のOがあることを、丸枠の1として示している。また、同様に、図7(A)では、下半分に1個の4配位のOがあり、上半分に3個の4配位のOがあるZnと、上半分に1個の4配位のOがあり、下半分に3個の4配位のOがあるZnと、を示している。
【0195】
図7(A)において、In−Sn−Zn系の層構造を構成する中グループでは、上から順に、4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInに結合し、該Inが、上半分に3個の4配位のOがあるZnに結合し、且つ下半分の1個の4配位のO及び上記Znを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合し、該In原子が、上半分に1個の4配位のOがあるZn原子2個からなる小グループと結合し、且つ該小グループの下半分における1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSn原子と結合している。複数の上記中グループが結合することにより、大グループが構成される。
【0196】
ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷は、それぞれ−0.667、−0.5と考えることができる。例えば、In(6配位又は5配位)、Zn(4配位)、Sn(5配位又は6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループの電荷は+1となる。そのため、Snを含む層構造を形成するためには、+1である電荷を打ち消す−1の電荷が必要となる。電荷が−1となる構造として、図6(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
【0197】
さらに、図7(B)に示す大グループが繰り返された構造にすることにより、In−Sn−Zn系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Zn系の層構造は、In2SnZn2O7(ZnO)m(mは0又は自然数)とする組成式で表すことができる。
【0198】
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、その他の金属酸化物などを用いた場合も同様である。
【0199】
例えば、In−Ga−Zn系の層構造を構成する中グループのモデル図を図8(A)に示す。
【0200】
図8(A)において、In−Ga−Zn系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnに結合し、且つ該Znの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaに結合し、且つ該Gaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInに結合している構成である。複数の上記中グループが結合することにより、大グループが構成される。
【0201】
図8(B)では、3つの中グループで構成される大グループを示す。また、図8(B)に示す層構造をc軸方向から観察した場合の原子配列を図8(C)に示す。
【0202】
ここで、In(6配位又は5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループの電荷は0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。
【0203】
なお、In−Ga−Zn系の層構造を構成する中グループは、図8(A)に示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせて大グループを構成することもできる。
【0204】
具体的には、図8(B)に示した大グループが繰り返されることで、In−Ga−Zn−O系の結晶を得ることができる。なお、得られるIn−Ga−Zn−O系の層構造は、InGaO3(ZnO)n(nは自然数。)とする組成式で表すことができる。
【0205】
n=1(InGaZnO4)の場合は、例えば、図24(A)に示す結晶構造を取りうる。なお、図24(A)に示す結晶構造において、図6(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0206】
また、n=2(InGaZn2O5)の場合は、例えば、図24(B)に示す結晶構造を取りうる。なお、図24(B)に示す結晶構造において、図6(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0207】
以上がCAACの構造例の説明である。CAAC−OSのように結晶性を有する酸化物半導体は、バルク内の欠陥が低い。
【0208】
さらに、図5(A)及び図5(B)に示す領域604a_a、領域604b_a、領域604a_b、及び領域604b_bは、ドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における13族の元素(例えば硼素など)、元素周期表における15族の元素(例えば窒素、リン、及び砒素の一つ又は複数)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセノンの一つ又は複数)の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域604a_a、領域604b_a、領域604a_b、及び領域604b_bにドーパントを添加することにより、これらの領域と導電層との間の抵抗を小さくすることができるため、トランジスタを微細化することができる。
【0209】
導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。ソース電極及びドレイン電極を設けず、ソース配線及びドレイン配線として設ける。高集積化を図ることができる。
【0210】
導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bを構成することができる。また、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bに適用可能な材料の積層により、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bを構成することができる。
【0211】
また、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えばインジウム酸化物、錫酸化物、亜鉛酸化物、インジウム錫酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【0212】
絶縁層606a及び絶縁層606bとしては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層606a及び絶縁層606bに適用可能な材料の積層により、絶縁層606a及び絶縁層606bを構成してもよい。
【0213】
絶縁層607は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有する。
【0214】
絶縁層607としては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層607に適用可能な材料の積層により、絶縁層607を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶縁層607を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層603_bへの不純物の侵入抑制効果をより高めることができ、また、半導体層603_b中の酸素の脱離抑制効果を高めることができる。
【0215】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層(チャネル保護層ともいう)としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層602_a及び絶縁層602_bに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【0216】
また、被素子形成層600_a及び被素子形成層600_bの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層602_a及び絶縁層602_bに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層603_a及び半導体層603_bを介して脱離するのを抑制することができる。
【0217】
さらに、本実施の形態におけるトランジスタの作製方法例として、図5(A)に示すトランジスタの作製方法例について、図9を用いて説明する。図9は、図5(A)に示すトランジスタの作製方法例を説明するための断面模式図である。
【0218】
まず、図9(A)に示すように、被素子形成層600_aを準備し、被素子形成層600_aの上に半導体層603_aを形成する。
【0219】
例えば、スパッタリング法を用いて半導体層603_aに適用可能な酸化物半導体材料の層(酸化物半導体層ともいう)を成膜することにより、半導体層603_aを形成することができる。なお、上記酸化物半導体層を成膜した後に、該酸化物半導体層の一部をエッチングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体層を成膜してもよい。
【0220】
また、スパッタリングターゲットとして、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜することができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜してもよい。
【0221】
また、スパッタリングターゲットとして、In:Sn:Zn=1:2:2[原子数比]、2:1:3[原子数比]、1:1:1[原子数比]、又は4:9:7[原子数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜してもよい。また、スパッタリングターゲットとして、In:Sn:Zn=2:1:3[原子数比]の組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体層を成膜することができる。
【0222】
また、スパッタリングターゲットとして、In:Zn=50:1乃至In:Zn=1:2(モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4)、好ましくはIn:Zn=20:1乃至In:Zn=1:1(モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2)、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1(モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4)の組成比である酸化物ターゲットを用いてIn−Zn系酸化物の層を成膜してもよい。例えば、In−Zn系酸化物半導体層の成膜に用いるターゲットは、原子数比がIn:Zn:O=S:U:Rのとき、R>1.5S+Uとする。Inの量を多くすることにより、トランジスタの電界効果移動度(単に移動度ともいう)を向上させることができる。
【0223】
また、スパッタリング法を用いる場合、例えば、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層603_aを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層603_aを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【0224】
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、又は水素化物(水素化合物ともいう)などの不純物が含まれないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
【0225】
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物を脱離することができる。
【0226】
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理(逆スパッタともいう)を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質(パーティクル、ごみともいう)を除去することができる。
【0227】
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排気の逆流を低減することができる。
【0228】
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタリングガスとして、露点−70℃以下であるガスを用いることが好ましい。
【0229】
また、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【0230】
また、半導体層603_aとしてCAACである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を100℃以上500℃以下、好ましくは200℃以上350℃以下にして酸化物半導体膜を成膜する。また、被素子形成層の温度を高くして酸化物半導体膜を成膜することにより、作製されるトランジスタの電界効果移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。
【0231】
また、このとき、被素子形成層600_aは平坦であることが好ましい。例えば、被素子形成層600_aの平均面粗さは、1nm以下、さらには0.3nm以下であることが好ましい。被素子形成層600_aの平坦性を向上させることにより、アモルファス状態の酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨(CMP)処理及びプラズマ処理の一つ又は複数により、被素子形成層600_aを平坦化することができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処理やエッチングガスを用いて表面をエッチングする処理も含まれる。
【0232】
次に、図9(B)に示すように、半導体層603_aの上に導電層605a_a及び導電層605b_aを形成する。
【0233】
例えば、スパッタリング法などを用いて導電層605a_a及び導電層605b_aに適用可能な材料の膜を第1の導電膜として成膜し、該第1の導電膜の一部をエッチングすることにより導電層605a_a及び導電層605b_aを形成することができる。
【0234】
次に、図9(C)に示すように、半導体層603_aに接するように絶縁層602_aを形成する。
【0235】
例えば、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層602_aに適用可能な膜を成膜することにより、絶縁層602_aを形成することができる。スパッタリング法を用いて絶縁層602_aを形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層603_aの部分における抵抗の低下を抑制することができる。また、絶縁層602_aを形成する際の被素子形成層600_aの温度は、室温以上300℃以下であることが好ましい。
【0236】
また、絶縁層602_aを形成する前にN2O、N2、又はArなどのガスを用いたプラズマ処理を行い、露出している半導体層603_aの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層602_aを形成することが好ましい。
【0237】
次に、絶縁層602_aの上に導電層601_aを形成する。
【0238】
例えば、スパッタリング法などを用いて導電層601_aに適用可能な材料の膜を第2の導電膜として成膜し、該第2の導電膜の一部をエッチングすることにより導電層601_aを形成することができる。
【0239】
また、図5(A)に示すようなトランジスタでは、その作製方法の一例として、例えば600℃以上750℃以下、又は600℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体層を成膜した後、酸化物半導体層の一部をエッチングした後、第1の導電膜を成膜した後、第1の導電膜の一部をエッチングした後、絶縁層602_aを形成した後、第2の導電膜を成膜した後、又は第2の導電膜の一部をエッチングした後に上記加熱処理を行う。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導体層603_aから排除される。
【0240】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTA(Gas Rapid Thermal Anneal)装置又はLRTA(Lamp Rapid Thermal Anneal)装置などのRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体(例えば窒素)を用いることができる。レーザー照射によって、上記加熱処理を行うこともできる。
【0241】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア(露点が−60℃以下、好ましくは−60℃以下の雰囲気)を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体層603_aに酸素が供給され、半導体層603_a中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【0242】
また、図5(A)に示すようなトランジスタでは、その作製方法の一例として、半導体層603_a形成後、導電層605a_a及び導電層605b_a形成後、絶縁層602_a形成後、導電層601_a形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例えば2.45GHzの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層602_aを、化学量論的組成比より酸素が多い状態にする。
【0243】
半導体層603_aに接する絶縁層中の酸素を過剰にすることにより、半導体層603_aに酸素が供給されやすくなる。よって、半導体層603_a中、又は絶縁層602_aと、半導体層603_aとの界面における酸素欠陥を低減することができるため、半導体層603_aのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層603_aに含まれる酸素を過剰にした場合であっても、半導体層603_aに接する上記絶縁層により、半導体層603_aからの酸素の脱離を抑制することができる。
【0244】
例えば、絶縁層602_aとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をGa2Oxにすることができる。
【0245】
また、絶縁層602_aとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をAl2Oxにすることができる。
【0246】
また、絶縁層602_aとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をGaxAl2−xO3+αとすることができる。
【0247】
以上の工程によって、半導体層603_aから、水素、水、水酸基、又は水素化物(水素化合物ともいう)などの不純物を排除し、且つ半導体層603_aに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【0248】
さらに、上記加熱処理とは別に、絶縁層602_aを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理(好ましくは200℃以上600℃以下、例えば250℃以上350℃以下)を行ってもよい。
【0249】
上記に示す被素子形成層600_aの意図的な加熱温度又は成膜後の加熱処理の温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上である。酸化物半導体膜の成膜後の加熱処理では、300℃以上であれば膜中に含まれる水素等の不純物を放出させ、該不純物を除去すること(脱水化、脱水素化)ができる。
【0250】
上記加熱処理は酸素中で行うことができるが、上記のように脱水化・脱水素化を窒素雰囲気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように2段階で行うようにしてもよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を行ってもよい。例えば酸化物半導体層中及び該酸化物半導体層と接する層との界面には、酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を1×1016/cm3以上2×1020/cm3以下にすることにより、例えば結晶化した場合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることができる。
【0251】
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタのゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの電界効果移動度を向上させることもできる。
【0252】
さらに、図9(E)に示すように、導電層601_aが形成される側から半導体層603_aにドーパントを添加することにより、絶縁層602_aを介して自己整合で領域604a_a及び領域604b_aを形成する。
【0253】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【0254】
なお、図5(A)に示すようなトランジスタの作製方法例を示したが、これに限定されず、例えば図5(B)に示す各構成要素において、名称が図5(A)に示す各構成要素と同じであり且つ機能の少なくとも一部が図5(A)に示す各構成要素と同じであれば、図5(A)に示すトランジスタの作製方法例の説明を適宜援用することができる。
【0255】
図5乃至図9を用いて説明したように、本実施の形態におけるトランジスタの一例では、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構成にすることにより、トランジスタを構成することができる。
【0256】
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満にすることができる。
【0257】
酸化物半導体をトランジスタに適用するにはキャリア密度を1018/cm3以下にすることが好ましい。InあるいはZnを含む酸化物半導体膜は、GaやSnを構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化(水素等の除去)を図ることや、成膜後の熱処理をすることによってキャリア密度を1018/cm3以下にすることができる。
【0258】
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行うことにより、トランジスタの閾値電圧をプラスシフトさせることができる。ノーマリ・オフ化させることも可能となる。
【0259】
チャネル幅1μmあたりのオフ電流を、10aA(1×10−17A)以下、さらには1aA(1×10−18A)以下、さらには10zA(1×10−20A)以下、さらには1zA(1×10−21A)以下、さらには100yA(1×10−22A)以下にすることができる。第1のトランジスタ、第3のトランジスタ、及び第4のトランジスタにおけるオフ電流が、上述のように小さければ、論理回路のリーク電流の問題を解決することができる。さらに論理回路に動的再構成の機能を持たせることができる。
【0260】
トランジスタのオフ電流は、小さいほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約10−30A/μmであると見積もられる。
【0261】
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であってあっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することにより、結晶化を図ることもできる。例えば、In−Sn−Zn系酸化物半導体では31cm2/Vsec超、好ましくは39cm2/Vsec超、より好ましくは60cm2/Vsec超の電界効果移動度を得ることも可能である。また、高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度は高くなると示唆される。その理由について以下に説明する。
【0262】
酸化物半導体層を含む電界効果トランジスタに限らず、実際に測定される電界効果トランジスタの電界効果移動度は、様々な理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては、半導体層内部の欠陥や半導体層と絶縁層との界面の欠陥がある。例えば、Levinsonモデルを用いると、酸化物半導体層に欠陥がないと仮定した場合のトランジスタの電界効果移動度を理論的に導き出すことができる。
【0263】
半導体層本来の電界効果移動度をμ0とし、測定される電界効果移動度をμとし、半導体層中に何らかのポテンシャル障壁(粒界等)が存在すると仮定すると、測定される電界効果移動度であるμは、下記の式(27)で表される。
【0264】
【数27】
【0265】
上記式(27)において、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルにおいて、ポテンシャル障壁の高さであるEは、下記の式(28)で表される。
【0266】
【数28】
【0267】
上記式(28)において、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nはチャネルのキャリア面密度、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。さらに、線形領域におけるドレイン電流Idは、下記の式(29)で表される。
【0268】
【数29】
【0269】
上記式(29)において、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。さらに、上式の両辺をVgで割り、更に両辺の対数を取ると、式(29)を下記の式(30)に変換することができる。
【数30】
【0270】
上記式(30)において、右辺はVgの関数である。式(30)からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価することができる。例えば、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)の比率が、In:Ga:Zn=1:1:1[原子数比]である酸化物半導体膜の欠陥密度Nは、1×1012/cm2程度である。
【0271】
上記の方法により求めた欠陥密度などをもとに、上記の式(27)及び式(28)を用いて本来の半導体層の電界効果移動度であるμ0を求めると、μ0=120cm2/Vsとなる。通常、欠陥のあるIn−Ga−Zn系酸化物で測定される電界効果移動度は、35cm2/Vs程度であるが、しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。このことから、欠陥が少ないほど酸化物半導体の移動度、さらにはトランジスタの電界効果移動度は高いことがわかる。例えばCAAC−OS層などの酸化物半導体層は、欠陥密度が低い。
【0272】
ただし、半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、下記の式(31)で表される。
【数31】
【0273】
上記式(31)において、Dはゲート方向の電界、B、Gは定数である。B及びGは、実際の測定結果より求めることができ、上記の測定結果では、B=2.38×107cm/s、G=10nm(界面散乱が及ぶ深さ)となる。式(31)では、Dが増加する(すなわち、ゲート電圧が高くなる)と式(31)の第2項が増加するため、Dが増加すると移動度μ1は低下することがわかる。
【0274】
半導体層内部の欠陥が無い理想的な酸化物半導体層をチャネルに用いたトランジスタの移動度μ2の計算結果を図10に示す。なお、上記計算には、シノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用する。また、酸化物半導体層において、バンドギャップを2.8電子ボルトとし、電子親和力を4.7電子ボルトとし、比誘電率を15とし、厚さを15nmとする。さらに、トランジスタにおいて、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとする。また、ゲート絶縁層において、厚さを100nmとし、比誘電率を4.1とする。さらに、トランジスタにおいて、チャネル長及びチャネル幅をともに10μmとし、ドレイン電圧Vdを0.1Vとする。
【0275】
図10に示すように、ゲート電圧Vgが1V付近のときの電界効果移動度は、100cm2/Vs以上と高いが、ゲート電圧Vgがさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(Atomic Layer Flatnessともいう)が望ましい。
【0276】
さらに、上記のように高い電界効果移動度の酸化物半導体層を用いた、微細なトランジスタにおける電気特性の計算結果を以下に示す。
【0277】
まず、計算に用いたトランジスタの断面構造を図11に示す。図11に示すトランジスタは酸化物半導体層にN型の半導体領域653a及び半導体領域653bを有する。半導体領域653a及び半導体領域653bの抵抗率は2×10−3Ωcmとする。
【0278】
図11(A)に示すトランジスタは、埋め込み絶縁物652が設けられた下地絶縁物651上に設けられる。埋め込み絶縁物652は、酸化アルミニウムを用いて下地絶縁物651に埋め込まれるように設けられる。
【0279】
また、図11(A)に示すトランジスタは、半導体領域653aと、半導体領域653bと、半導体領域653cと、ゲート絶縁層654と、ゲート電極655と、側壁絶縁物656aと、側壁絶縁物656bと、絶縁物657と、ソース電極658aと、ドレイン電極658bと、を含む。
【0280】
半導体領域653cは、半導体領域653a及び半導体領域653bの間に挟まれて設けられる。半導体領域653cは、チャネル形成領域となる真性の半導体領域である。
【0281】
ゲート電極655は、ゲート絶縁層654の上に設けられる。なお、ゲート電極655の幅を33nmとする。
【0282】
側壁絶縁物656a及び側壁絶縁物656bは、ゲート電極655の側面に接するように設けられる。図11(A)に示すトランジスタでは、側壁絶縁物656aの下の半導体領域は、N型の半導体領域653aに含まれ、側壁絶縁物656bの下の半導体領域は、N型の半導体領域653bに含まれる。なお、側壁絶縁物656a及び側壁絶縁物656bのそれぞれの幅を5nmとする。
【0283】
絶縁層657は、ゲート電極655の上に設けられる。絶縁層657は、ゲート電極655と他の配線との短絡を防止する機能を有する。
【0284】
ソース電極658aは、半導体領域653aに接する。
【0285】
ドレイン電極658bは、半導体領域653bに接する。
【0286】
なお、図11(A)に示すトランジスタにおけるチャネル幅を40nmとする。
【0287】
また、図11(B)に示すトランジスタは、図11(A)に示すトランジスタと比較して、側壁絶縁物656a及び側壁絶縁物656bの下の半導体領域の導電型が異なる。図11(B)に示すトランジスタでは、側壁絶縁物656a及び側壁絶縁物656bの下の半導体領域は、真性の半導体領域653cに含まれる。すなわち、図11(B)に示すトランジスタは、半導体領域653aとゲート電極655が重ならない領域及び半導体領域653bとゲート電極655が重ならない領域を含む。この領域のそれぞれをオフセット領域といい、その幅をオフセット長(Loffともいう)という。図11(B)において、オフセット長は、側壁絶縁物656a及び側壁絶縁物656bのそれぞれの幅と同じである。
【0288】
なお、計算に使用するその他のパラメータは上記のとおりである。また、計算には、シノプシス社製デバイス計算ソフト、Sentaurus Deviceを使用した。
【0289】
図12は、図11(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び電界効果移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す図である。ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。
【0290】
図12(A)は、ゲート絶縁層654の厚さが15nmであるトランジスタの場合の図であり、図12(B)は、ゲート絶縁層654の厚さが10nmであるトランジスタの場合の図であり、図12(C)は、ゲート絶縁層654の厚さが5nmであるトランジスタの場合の図である。図12(A)乃至図12(C)に示すように、ゲート絶縁層654が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。また、ゲート電圧1V前後で、ドレイン電流の値は10μAを超える。
【0291】
図13は、図11(B)に示す構造で、オフセット長(Loff)を5nmであるトランジスタのドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧Vg依存性を示す図である。ここでは、ドレイン電圧を+1Vとしてドレイン電流Idを計算し、ドレイン電圧を+0.1Vとして電界効果移動度μを計算する。さらに、図13(A)は、ゲート絶縁層654の厚さが15nmである場合の図であり、図13(B)は、ゲート絶縁層654の厚さが10nmである場合の図であり、図13(C)は、ゲート絶縁層654の厚さが5nmである場合の図である。
【0292】
また、図14は、図11(B)に示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧依存性を示す。ここでは、ドレイン電流Idを、ドレイン電圧を+1Vとして計算し、移動度μはドレイン電圧を+0.1Vとして計算する。図14(A)は、ゲート絶縁層654の厚さが15nmである場合の図であり、図14(B)は、ゲート絶縁層654の厚さが10nmである場合の図であり、図14(C)は、ゲート絶縁層654の厚さが5nmの場合の図である。
【0293】
図12乃至図14からわかるように、いずれもゲート絶縁層654が薄くなるほど、トランジスタのオフ電流が顕著に低下する一方、移動度μのピーク値やトランジスタのオン電流には目立った変化が無い。
【0294】
なお、電界効果移動度μのピークは、図12では80cm2/Vs程度であるが、図13では60cm2/Vs程度であり、図14では40cm2/Vs程度であることから、オフセット長(Loff)が増加するほど低下する。また、トランジスタのオフ電流も同様な傾向がある。一方、トランジスタのオン電流は、オフセット長(Loff)が増加すると共に減少するが、トランジスタのオフ電流の減少に比べるとはるかに緩やかである。また、いずれのトランジスタもゲート電圧1V前後で、ドレイン電流は10μAを超える。
【0295】
なお、本実施の形態におけるトランジスタの一例は、他のトランジスタ(例えば、元素周期表における第14族の半導体(シリコンなど)を含有する半導体層を含むトランジスタ)と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジスタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。また、上記酸化物半導体層を含むトランジスタは、電界効果移動度を高くすることもできるため、上記実施の形態における論理回路を支障なく動作させることができる。
【0296】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における論理回路における第1のトランジスタ、又は第3のトランジスタ、及び第4のトランジスタに用いることにより、論理回路におけるデータの保持を確実に行うことができる。
【0297】
さらに、上記トランジスタの一例として、チャネル形成層としてIn、Sn、Znを含有する酸化物半導体層を含むトランジスタの例について説明する。
【0298】
例えば、In、Sn、及びZnを主成分とする酸化物半導体層と、厚さ100nmのゲート絶縁層を含み、チャネル長Lが3μm、チャネル幅Wが10μmであるトランジスタの特性を図15(A)乃至図15(C)に示す。なお、Vdは10Vとする。
【0299】
図15(A)は、被素子形成層を意図的に加熱せず、スパッタリング法を用いてIn、Sn、Znを主成分とする酸化物半導体膜を成膜して、これをエッチングして酸化物半導体層を形成したときにおけるトランジスタの特性を示す図である。図15(A)において、電界効果移動度は18.8cm2/Vsecである。図15(B)は、基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を成膜して、これをエッチングして酸化物半導体層を形成したときのトランジスタの特性を示す図である。図15(B)において、電界効果移動度は32.2cm2/Vsecである。よって、意図的に加熱することにより、トランジスタの電界効果移動度が向上することがわかる。
【0300】
また、図15(C)は、In、Sn、及びZnを主成分とする酸化物半導体膜を200℃でスパッタリング法を用いて成膜して、これをエッチングして酸化物半導体層を形成した後、650℃で加熱処理をしたときのトランジスタの特性を示す図である。図15(C)において、電界効果移動度は34.5cm2/Vsecである。よって、酸化物半導体膜を成膜した後に加熱処理をすることによって、上記電界効果移動度が高くなることがわかる。
【0301】
なお、In、Sn、及びZnを主成分とする酸化物半導体層に酸素イオンを注入し、加熱処理により該酸化物半導体に含まれる水素、水、水酸基、又は水素化物などの不純物を放出させ、その加熱処理と同時に又はその後の加熱処理により酸化物半導体層を結晶化させても良い。上記結晶化又は再結晶化の処理により結晶性の良い非単結晶酸化物半導体層を得ることができる。
【0302】
また、被素子形成層を意図的に加熱しないで形成されたIn、Sn、及びZnを主成分とする酸化物半導体層を含むトランジスタは、例えば図15(A)に示すように、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、被素子形成層を意図的に加熱して形成された酸化物半導体層を用いた場合、図15(B)に示すように、比較的、閾値電圧がプラスへ動く。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数により、トランジスタがノーマリ・オフ化となる可能性がある。
【0303】
また、In、Sn及びZnの比率を変えることによってもトランジスタの閾値電圧を制御することができる。例えば、酸化物半導体膜の組成比をIn:Sn:Zn=2:1:3とすることにより、トランジスタをノーマリ・オフ型にしやすくすることができる。
【0304】
このような酸化物半導体膜を、第1のトランジスタ、第3のトランジスタ、第4のトランジスタに用いることができる。
【0305】
さらに、例えば、2MV/cm、150℃、1時間印加の条件において、ゲートバイアス・ストレス試験(BT試験ともいう)を行うと、ドリフトが±1.5V未満、好ましくは1.0V未満となる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数を行うことにより、ゲートバイアス・ストレスに対する安定性が高くなることがわかる。ここで、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650℃の加熱処理を行った試料2のトランジスタにおけるBT試験の結果を図16及び図17に示す。なお、BT試験としては、プラスBT試験とマイナスBT試験を行った。
【0306】
プラスBT試験としては、まず被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。次に、被素子形成層(基板)の温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。
【0307】
また、マイナスBT試験としては、まず被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。次に、被素子形成層(基板)の温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。
【0308】
試料1のプラスBT試験の結果を図16(A)に示し、試料1のマイナスBT試験の結果を図16(B)に示す。また、試料2のプラスBT試験の結果を図17(A)に示し、試料2のマイナスBT試験の結果を図17(B)に示す。
【0309】
図16(A)及び図16(B)に示すように、試料1のプラスBT試験及びマイナスBT試験によるトランジスタの閾値電圧の変動は、それぞれ1.80V及び−0.42Vであった。また、図17(A)及び図17(B)に示すように、試料2のプラスBT試験及びマイナスBT試験によるトランジスタの閾値電圧の変動は、それぞれ0.79V及び0.76Vであった。よって、試料1及び試料2の両方において、BT試験前後におけるトランジスタの閾値電圧の変動が小さく、信頼性が高いことがわかる。
【0310】
さらに、組成比がIn:Sn:Zn=1:1:1である金属酸化物のターゲットを用いて、被素子形成層を意図的に加熱せずにスパッタリング法を用いて成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパターンが観測される。しかし、上記酸化物半導体膜を加熱処理することにより結晶化させることができる。このときの加熱処理温度は任意であるが、例えば650℃の加熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。
【0311】
ここで、In−Sn−Zn−O膜のXRD分析の結果を以下に示す。なお、XRD分析では、Bruker AXS社製X線回折装置D8 ADVANCEを用いてOut−of−Plane法で測定した。
【0312】
XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。
【0313】
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜するスパッタリング装置を用い、酸素雰囲気で電力を100W(DC)としてIn−Sn−Zn−O膜を成膜した。このときのターゲットとして、原子数比で、In:Sn:Zn=1:1:1のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の加熱温度は200℃とした。上記工程により作製した試料を試料Aとする。
【0314】
次に、試料Aと同様の方法で作製した試料に対し、650℃の温度で加熱処理を行った。ここでは、窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行った。上記工程により作製した試料を試料Bとする。
【0315】
試料A及び試料BのXRDスペクトルを図18に示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38degに結晶由来のピークが観測された。よって、In、Sn、Znを主成分とする酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、酸化物半導体層の結晶性が向上することがわかる。
【0316】
酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、作製したトランジスタのチャネル幅1μmあたりのオフ電流は、例えば図19に示すように、基板温度(被素子形成層の温度)が125℃の場合には0.1aA/μm(1×10−19A/μm)以下、85℃の場合には10zA/μm(1×10−20A/μm)以下であった。電流値の対数が温度の逆数に比例することから、室温(27℃)の場合には0.1zA/μm(1×10−22A/μm)以下であると予想される。従って、オフ電流を125℃において1aA/μm(1×10−18A/μm)以下に、85℃において100zA/μm(1×10−19A/μm)以下に、室温において1zA/μm(1×10−21A/μm)以下にすることができる。
【0317】
第1のトランジスタ、第3のトランジスタ、及び第4のトランジスタにおけるオフ電流が、上述のとおりであれば、論理回路のリーク電流の問題を解決することができる。さらに論理回路に動的再構成の機能を持たせることができる。
【0318】
なお、In、Sn、Znを主成分とする酸化物半導体膜は、加熱処理によって膜中の水素を除去することができるが、In、Ga、Znを主成分とする酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から不純物の含まれない膜を形成しておくことが好ましい。
【0319】
さらに、酸化物半導体膜の成膜後に650℃の加熱処理を行った試料Bのトランジスタにおいて、被素子形成層(基板)の温度と電気的特性の関係について評価した。
【0320】
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lov0μm、dWが0μmのトランジスタである。なお、Vdは10Vとした。また、被素子形成層(基板)の温度が、−40℃、−25℃、25℃、75℃、125℃、及び150℃である6条件で上記評価を行った。なお、Lovとは、ゲート電極と一対の電極との重畳する幅のことをいい、dWとは、酸化物半導体膜に対する一対の電極のはみ出しのことをいう。
【0321】
図20に、Id(実線)及び電界効果移動度(点線)のVg依存性を示す。また、図21(A)に被素子形成層(基板)の温度と閾値電圧の関係を示し、図21(B)に被素子形成層(基板)の温度と電界効果移動度の関係を示す。
【0322】
図20及び図21(A)より、被素子形成層(基板)の温度が高いほど閾値電圧が低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
【0323】
また、図20及び図21(B)より、被素子形成層(基板)の温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【0324】
以上がIn、Sn、Znを含有する酸化物半導体層を含むトランジスタの説明である。
【0325】
上記In、Sn、Znを主成分とする上記酸化物半導体層を含むトランジスタでは、オフ電流を1aA/μm以下(チャネル幅1μmあたり)に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのトランジスタにおいて、ゲート電圧が2.7Vでドレイン電圧が1.0Vのときに、12μA以上のオン電流を流すことができる。また、トランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、第1、第3及び第4のトランジスタとして上記酸化物半導体層を含むトランジスタを用い、第2のトランジスタとして第14族の半導体を含有する半導体層を含むトランジスタを用いることができる。すなわち、第14族の半導体(シリコンなど)を含有する半導体層を含むトランジスタを用いた回路の中に上記酸化物半導体層を含むトランジスタを混載しても、動作速度を犠牲にすることなく、例えば動的再構成といった新たな機能を有する論理回路を提供することができる。
【0326】
(実施の形態6)
本実施の形態では、本発明の一態様の論理回路を備えたCPU(演算処理装置)の例について説明する。
【0327】
本実施の形態における演算処理装置の例について、図22を用いて説明する。
【0328】
図22に示す演算処理装置は、バスインターフェース(IFともいう)801と、制御装置(CTLともいう)802と、キャッシュメモリ(CACHともいう)803と、命令デコーダ(IDecoderともいう)805と、演算論理ユニット(ALUともいう)806と、を具備する。
【0329】
バスインターフェース801は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【0330】
制御装置802は、演算処理装置内の各回路の動作を制御する機能を有する。
【0331】
例えば、上記実施の形態における論理回路を用いて制御装置802を構成することができる。
【0332】
キャッシュメモリ803は、制御装置802により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、1次キャッシュ及び2次キャッシュとして、演算処理装置にキャッシュメモリ803を複数設けてもよい。
【0333】
命令デコーダ805は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置802に入力され、制御装置802は命令信号に応じた制御信号を演算論理ユニット806に出力する。
【0334】
例えば、上記実施の形態における論理回路を用いて命令デコーダ805を構成することができる。
【0335】
演算論理ユニット806は、制御装置802により制御され、入力された命令信号に応じて論理演算処理を行う機能を有する。
【0336】
例えば、上記実施の形態における論理回路を用いて演算論理ユニット806を構成することができる。
【0337】
なお、演算処理装置にレジスタを設けてもよい。このときレジスタは、制御装置802により制御される。例えば、複数のレジスタを演算処理装置に設け、あるレジスタを演算論理ユニット806用のレジスタとし、別のレジスタを命令デコーダ805用のレジスタとしてもよい。
【0338】
図22を用いて説明したように、本実施の形態における演算処理装置の一例では、上記実施の形態の論理回路を、制御装置、命令デコーダ、又は演算論理ユニットなどのユニットに用いることにより、各ユニットにおいて、データの保持を行うことができ、処理速度を向上させることができる。
【0339】
(実施の形態7)
本実施の形態では、上記実施の形態における論理回路を備えた電子機器の例について説明する。
【0340】
本実施の形態における電子機器の構成例について、図23(A)乃至図23(D)を用いて説明する。
【0341】
図23(A)に示す電子機器は、携帯型情報端末の例である。図23(A)に示す携帯型情報端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具備する。
【0342】
なお、筐体1001aの側面1003aに外部機器に接続させるための接続端子、図23(A)に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【0343】
図23(A)に示す携帯型情報端末は、筐体1001aの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【0344】
図23(A)に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【0345】
図23(B)に示す電子機器は、折り畳み式の携帯型情報端末の例である。図23(B)に示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部1002bと、筐体1004と、筐体1004に設けられた表示部1005と、筐体1001b及び筐体1004を接続する軸部1006と、を具備する。
【0346】
また、図23(B)に示す携帯型情報端末では、軸部1006により筐体1001b又は筐体1004を動かすことにより、筐体1001bを筐体1004に重畳させることができる。
【0347】
なお、筐体1001bの側面1003b又は筐体1004の側面1007に外部機器に接続させるための接続端子、図23(B)に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【0348】
また、表示部1002b及び表示部1005に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部1005を必ずしも設けなくてもよく、表示部1005の代わりに、入力装置であるキーボードを設けてもよい。
【0349】
図23(B)に示す携帯型情報端末は、筐体1001b又は筐体1004の中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図23(B)に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【0350】
図23(B)に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【0351】
図23(C)に示す電子機器は、設置型情報端末の例である。図23(C)に示す設置型情報端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具備する。
【0352】
なお、表示部1002cを、筐体1001cにおける甲板部1008に設けることもできる。
【0353】
また、図23(C)に示す設置型情報端末は、筐体1001cの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図23(C)に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【0354】
さらに、図23(C)に示す設置型情報端末における筐体1001cの側面1003cに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【0355】
図23(C)に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能を有する。
【0356】
図23(D)は、設置型情報端末の例である。図23(D)に示す設置型情報端末は、筐体1001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、筐体1001dを支持する支持台を設けてもよい。
【0357】
なお、筐体1001dの側面1003dに外部機器に接続させるための接続端子、図23(D)に示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【0358】
また、図23(D)に示す設置型情報端末は、筐体1001dの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図23(D)に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【0359】
図23(D)に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【0360】
上記実施の形態の論理回路は、図23(A)乃至図23(D)に示す電子機器のCPUとして用いられる。
【0361】
図23を用いて説明したように、本実施の形態における電子機器の一例は、CPUとして上記実施の形態における論理回路を具備する構成である。
【符号の説明】
【0362】
101 第1の容量
102 第2の容量
104 第1のトランジスタ
105 第2のトランジスタ
205 第2のトランジスタ
311 第3のトランジスタ
312 第4のトランジスタ
313 インバータ
【技術分野】
【0001】
本発明は、半導体を有する半導体装置に関する。
【背景技術】
【0002】
半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。リーク電流は、トランジスタをオフしたときに流れ出るオフ電流が一因となって生じる。
【0003】
例えば、ダイナミック回路において、ダイナミック・ノードに対する電荷の供給を制御するMOSトランジスタがオフ状態の時のリーク電流が大きいことが問題視されており、ダイナミック・ノードに連なる電流パスにMOSトランジスタ回路を挿入した構成が提案されている(特許文献1)。
【0004】
また別の構成として、ダイナミック回路において、リーク電流に応じた電流を検出するリーク電流検出回路を設け、さらにリーク電流補正時に動作するリーク電流補正回路まで備えた構成が提案されている(特許文献2)。
【0005】
また、論理回路において、付加機能を持たせるための検討がすすめられている。例えば、動的再構成性を持たせることができる再構成可能な論理回路がある。このような論理回路において、OR、ANDとNOR、NAND、NOTとを切り換えるための切替部を備えた構成が提案されている(特許文献3)。
【0006】
また、薄膜トランジスタのオフ電流は、Vgsが0[V]以下で、10−13〜10−14[A]である(特許文献4)。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平6−244714号公報
【特許文献2】特開平10−22816号公報
【特許文献3】特開2010−87911号公報
【特許文献4】特開平8−274342号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の一態様は、論理回路において、リーク電流の問題を解決することを課題とする。
【0009】
本発明の一態様は、論理回路において、動的再構成性を持たせることを課題とする。
【課題を解決するための手段】
【0010】
上記課題を鑑み、少なくとも、LSIを構成するトランジスタのオフ電流と比較して、オフ電流が小さいトランジスタを少なくとも一つ備えた論理回路を提供する。
【0011】
このようなオフ電流が小さいトランジスタを備えることで、動的再構成性を持たせた論理回路も提供することができる。
【発明の効果】
【0012】
オフ電流が小さいトランジスタを備えることで、リーク電流の問題を解決することができる。
【0013】
オフ電流が小さいトランジスタを備えることで、動的再構成の機能を持たせた論理回路を提供することができる。
【0014】
本発明の一態様の論理回路において、従来技術と比較して、シンプルな回路構成となる。
【図面の簡単な説明】
【0015】
【図1】本発明の一態様の論理回路を示す回路図である。
【図2】本発明の一態様の論理回路の動的再構成を示す概念図である。
【図3】本発明の一態様の論理回路を示す回路図である。
【図4】本発明の一態様の論理回路を示す回路図及びタイミングチャートである。
【図5】トランジスタの構造を示す図。
【図6】CAAC構造を説明する図。
【図7】CAAC構造を説明する図。
【図8】CAAC構造を説明する図。
【図9】トランジスタの作製方法を示す図。
【図10】酸化物半導体層における欠陥密度とトランジスタの電界効果移動度との関係を示す図。
【図11】トランジスタの構造を示す図。
【図12】トランジスタの電気特性の計算結果を示す図。
【図13】トランジスタの電気特性の計算結果を示す図。
【図14】トランジスタの電気特性の計算結果を示す図。
【図15】トランジスタの電気特性の計算結果を示す図。
【図16】トランジスタの電気特性の計算結果を示す図。
【図17】トランジスタの電気特性の計算結果を示す図。
【図18】トランジスタのXRD測定結果を示す図。
【図19】トランジスタの特性を示す図。
【図20】トランジスタの特性を示す図。
【図21】トランジスタの特性を示す図。
【図22】本発明の一態様の論理回路を備えた演算処理装置を示す図。
【図23】本発明の一態様の論理回路を備えた電子機器を示す図。
【図24】CAAC構造を説明する図。
【図25】本発明の一態様の論理回路を示す回路図である。
【発明を実施するための形態】
【0016】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明の一態様は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【0017】
(実施の形態1)
本実施の形態では、論理回路の基本構成について説明する。図1には、第1の容量(101)、第2の容量(102)、オフ電流が小さい第1のトランジスタ(OSFET、104)、第2のトランジスタ(FET、105)、を備えた論理回路を示す。
【0018】
第1のトランジスタは、チャネル形成領域に酸化物半導体を有するため、OSFETとも記す。酸化物半導体を有するチャネル形成領域はN型を示すことが多いため、第1のトランジスタの極性はN型とする。このような酸化物半導体をチャネル形成領域に有するトランジスタは、オフ電流が小さい。以下の実施の形態で詳述する。
【0019】
第2のトランジスタは、第1のトランジスタと比較すると、オフ電流が小さいことは要求されないため、チャネル形成領域にシリコンを用いたトランジスタを用いる。これをFETと記す。極性は第1のトランジスタと同一導電型となる場合、つまりN型の場合で説明する。
【0020】
第1の容量101、第2の容量102、第1のトランジスタ104、第2のトランジスタ105は、図1に示されるように電気的に接続される。第1の容量101の一方の電極は、第2のトランジスタ105のゲートと電気的に接続される。第2の容量102の一方の電極は、第2のトランジスタ105のゲートと電気的に接続される。第2の容量102の一方の電極は、第1のトランジスタ104のソース及びドレインの一方と電気的に接続される。第1のトランジスタ104がN型のとき、第2の容量102の一方の電極と電気的に接続されるのは、第1のトランジスタ104のドレインとなる。
【0021】
信号は、端子A、端子Bから入力される。つまり、第1の容量101の他方の電極と、第2の容量102の他方の電極から信号が入力される。これらの信号は、高電位(High、H、Vdd、1)及び低電位(Low、L、Vss、0)のいずれかである。高電位と低電位とは相対的なものである。低電位が0Vに限定されるものではない。
【0022】
第1のトランジスタ104は、ゲートに入力される信号によってオン又はオフが制御される。第2のトランジスタ105は、ゲートに入力される信号によってオン又はオフが制御される。
【0023】
また、図1に示すとおり、第1の容量101及び第2の容量102のそれぞれの容量値をC、第1の容量101の一方の電極と電気的に接続されたノードの電荷をQ、ノードの電圧をVg、第2のトランジスタ105のゲート容量をCgとする。Vgは下記の式(1)で表される。なお、簡単のため、第2のトランジスタ105のソース−ドレイン間電圧は0Vとする。
【0024】
【数1】
【0025】
上記式(1)において、Q/(2C+Cg)の部分は、Qの値に応じて変わる。すなわち、第1のトランジスタ104を介して書き込まれる信号によって変わる。電荷Qは、第1のトランジスタ104を介して入力される信号によって決まるからである。第1のトランジスタ104のオフ電流は非常に小さいため、書き込んだQの値を保持することができる。すなわち、第1のトランジスタがオフ状態となることによって、上記ノードを浮遊状態とすることができる。従来技術と異なり、他の素子を備えることなく、書き込んだQの値を保持することができる。
【0026】
例えば、Q=0とする。第2のトランジスタ105の閾値電圧(Vth)は、正の小さい値とする。第1のトランジスタ104をオンとして、Q=0となる電圧Vgを、第1のトランジスタ104を介して書き込む。書き込み終了後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BにともにHighの信号が入力されたとする。これらの信号を(1、1)と記す。このとき、端子Aの電位VA及び端子Bの電位VBはVA=VB=Vddとなり、下記の式(2)で表される。
【0027】
【数2】
【0028】
このとき、Vg>Vth(105)であるため、第2のトランジスタ105はオンとなる。ここで第2のトランジスタ105の閾値電圧をVth(105)と示す。
【0029】
また、同様にQ=0とし、端子AにHighの信号、端子BにLowの信号が入力されたとする。これらの信号を(1、0)と示す。このとき、VA=Vdd、VB=0となり、下記の式(3)で表される。
【0030】
【数3】
【0031】
このとき、Vg>Vthであるため、第2のトランジスタ105はオンとなる。
【0032】
また、同様にQ=0とし、端子AにLowの信号、端子BにHighの信号が入力されたとする。これらの信号を(0、1)と示す。このとき、VA=0、VB=Vddとなり、上記式(3)で表される。
【0033】
このとき、第2のトランジスタ105はオンとなる。
【0034】
また、同様にQ=0とし、端子A、端子BにともにLowの信号が入力されたとする。これらの信号を(0、0)と示す。このとき、VA=VB=0となり、下記の式(4)で表される。
【0035】
【数4】
【0036】
このとき、Vg<Vthであるため、第2のトランジスタ105はオフとなる。
【0037】
以上の動作をまとめると、表1のようになる。
【0038】
【表1】
【0039】
端子A及び端子BにLowが入力されたときのみ、第2のトランジスタ105がオフとなり、それ以外の信号が入力されたとき、第2のトランジスタ105はオンとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ105のオン条件が異なる。つまり、第2のトランジスタ105のオン又はオフの状態が、Qの値によって異なることがわかる。
【0040】
次に、Qの値を変更する。第2のトランジスタ105はN型であるため、Q<0(負)とする。
【0041】
第1のトランジスタ104をオンとして、Q<0となる信号を、第1のトランジスタ104を介して書き込む。書き込み終了後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BにともにHighの信号(1、1)が入力されたとする。このとき、Q<0を満たす範囲で、Qを適切に変えることで、第2のトランジスタ105はオンすることができる。
【0042】
また、同様な値(Q<0)とし、端子AにHighの信号、端子BにLowの信号(1、0)が入力されたとする。このとき、Qを適切に変えることで、第2のトランジスタ105はオフとすることができる。
【0043】
また、同様な値(Q<0)とし、端子AにLowの信号、端子BにHighの信号(0、1)が入力されるとする。このとき、Qを適切に変えることで、第2のトランジスタ105はオフとすることができる。
【0044】
また、同様な値(Q<0)とし、端子A、端子BともにLowの信号(0、0)が入力されたとする。このとき、Qを適切に変えることで、第2のトランジスタ105はオフとすることができる。
【0045】
以上の動作をまとめると、表2のようになる。
【0046】
【表2】
【0047】
端子A及び端子BにHighの信号が入力されたときのみ、第2のトランジスタ105がオンとなり、それ以外の信号が入力されたとき、第2のトランジスタ105はオフとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ105のオン条件が異なる。つまり、第2のトランジスタ105のオン又はオフの状態が、Qの値によって異なることがわかる。
【0048】
表1と表2の関係を図2に示す。本発明の一態様の論理回路は、切替スイッチなどを設けることなく、Q=0とQ<0との違いによって、第2のトランジスタ105のオン又はオフの状態が異なる。動的再構成の機能を持たせることができる。これは第1のトランジスタ104のオフ電流が小さいため、Q=0とQ<0の状態をそれぞれ保持することができるためである。
【0049】
一般化した動作を説明する。第2のトランジスタ105のしきい値をVthとする。上記式(1)より、Vgは端子A,端子B、Qの関数であることがわかる。端子AがHigh、BがHighのときの第2のトランジスタ105のゲート電位をVg(A=1,B=1,Q)、端子AがLow、BがHighのときの第2のトランジスタ105のゲート電位をVg(A=0,B=1,Q)、端子AがHigh、BがLowのときの第2のトランジスタ105のゲート電位をVg(A=1,B=0,Q)、端子AがLow、BがLowのときの第2のトランジスタ105のゲート電位をVg(A=0,B=0,Q)、とする。
【0050】
端子AがHigh、BがHighのとき、下記の式(5)と表される。
【数5】
【0051】
端子AがLow、BがHighのとき、下記の式(6)と表される。
【数6】
【0052】
端子AがHigh、BがLowのとき、下記の式(7)と表される。
【数7】
【0053】
端子AがLow、BがLowのとき、下記の式(8)と表される。
【数8】
【0054】
式(5)〜式(8)より、下記の式(9)が成り立つ。
【数9】
【0055】
第1のトランジスタ104を介して書き込まれる電荷をQ0とすると、Q0が、下記の式(10)を満たすと、表1の関係を満たすことがわかる。
【数10】
【0056】
具体的に(A=0,B=0の状態で)書き込む電位をVg0とすると、Vg0は下記の式(11)を満たす。
【数11】
【0057】
第1のトランジスタ104を介して書き込まれる電荷をQ1とすると、Q1が、下記の式(12)を満たすと、表2の関係を満たすことがわかる。
【数12】
【0058】
具体的に(A=0,B=0の状態で)書き込む電位をVg1とすると、Vg1は下記の式(13)を満たす。
【数13】
【0059】
第1のトランジスタ104として、チャネル形成領域に酸化物半導体を有するトランジスタを用いることにより、論理演算処理を行う機能を持ちつつ、情報を保持する機能を有することができる。
【0060】
本発明の一態様は、トランジスタ(OSFET)をオンすれば動的再構成の機能を発揮することができ、トランジスタのゲートにパルスを印加すればよい。よって、短時間でトランジスタの状態を確定することができる。
【0061】
また本発明の一態様の動的再構成の機能は、入力信号の影響を受けない。当該機能を入力信号とは独立して制御することができるからである。
【0062】
このように、本発明の一態様は、リーク電流の問題を解決することができる。
【0063】
このように、本発明の一態様は、動的再構成の機能を持たせることができる。
【0064】
このように、本発明の一態様は、従来技術と比較して、シンプルな回路構成である。
【0065】
(実施の形態2)
本実施の形態では、実施の形態1で示した第2のトランジスタの極性をP型とした論理回路の基本構成について説明する。図3には、第1の容量(101)、第2の容量(102)、オフ電流が小さい第1のトランジスタ(OSFET、104)、第2のトランジスタ(FET、205)、を備えた論理回路を示し、第2のトランジスタはP型である。
【0066】
第1の容量101、第2の容量102、第1のトランジスタ104、第2のトランジスタ205は、図3に示されるように電気的に接続される。第1の容量101の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第1のトランジスタ104のソース及びドレインの一方と電気的に接続される。第1のトランジスタ104はN型であるため、第2の容量102の一方の電極と電気的に接続されるのは、第1のトランジスタ104のドレインとなる。
【0067】
第1のトランジスタ104は、ゲートに入力される信号によってオン又はオフが制御される。第2のトランジスタ205は、ゲートに入力される信号によってオン又はオフが制御される。端子A、端子BからHigh、又はLowの信号が入力される。
【0068】
図3に示すとおり、第1の容量101及び第2の容量102のそれぞれの容量値をC、第1の容量101の一方の電極と電気的に接続されたノードの電荷をQ、ノードの電圧をVg、第2のトランジスタ205のゲート容量をCgとする。Vgは下記の式(14)で表される。なお、簡単のため、第2のトランジスタ205のソース−ドレイン間電圧はVddとする。
【数14】
【0069】
式(14)において、Q/(2C+Cg)の部分は、Qの値に応じて変わる。すなわち、第1のトランジスタ104を介して書き込まれる信号によって変わる。電荷Qは、第1のトランジスタ104を介して入力される信号によって決まるからである。第1のトランジスタ104のオフ電流は非常に小さいため、書き込んだQの値を保持することができる。すなわち、第1のトランジスタがオフ状態となることによって、上記ノードを浮遊状態とすることができる。従来技術と異なり、他の素子を備えることなく、書き込んだQの値を保持することができる。
【0070】
例えば、Q=0とする。第2のトランジスタ205の閾値電圧(Vth)は、負の小さい値とする。第1のトランジスタ104をオンとして、Q=0となる電圧Vgを、第1のトランジスタ104を介して書き込む。その後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BにともにHighの信号(1、1)が入力されたとする。Vgは下記の式(15)で表される。
【数15】
【0071】
このとき、Vg−Vdd>Vth(205)であるため、第2のトランジスタ205はオフとなる。ここで第2のトランジスタ205の閾値電圧をVth(205)と示す。
【0072】
また、同様にQ=0とし、端子AにHighの信号、端子BにLowの信号(1、0)が入力されたとする。Vgは下記の式(16)で表される。
【数16】
【0073】
このとき、Vg−Vdd<Vth(205)であるため、第2のトランジスタ205はオンとなる。
【0074】
また、同様にQ=0とし、端子AにLowの信号、端子BにHighの信号(0、1)が入力されたとする。Vgは下記の式(17)で表される。
【数17】
【0075】
このとき、Vg−Vdd<Vth(205)であるため、第2のトランジスタ205はオンとなる。
【0076】
また、同様にQ=0とし、端子A、端子BにともにLowの信号が入力されたとする。このとき、Vg−Vdd<Vth(205)であるため、第2のトランジスタ205はオンとなる。
【0077】
以上の動作をまとめると、表3のようになる。
【0078】
【表3】
【0079】
端子A及びBの双方にHighが入力されたときのみ、第2のトランジスタ(FET)205はオフとなり、それ以外の信号が入力されたとき、第2のトランジスタ(FET)205はオンとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ205のオン条件が異なる。つまり、第2のトランジスタ205のオン又はオフの状態が、Qの値によって異なることがわかる。
【0080】
次に、Qの値を変更する。第2のトランジスタ205はP型であるため、Q>0(正)とする。
【0081】
第1のトランジスタ104をオンとして、Q>0となる信号を書き込む。書き込み終了後、第1のトランジスタ104をオフとする。書き込んだQの値を保持する。端子A、端子BともにHighの信号(1、1)が入力されたとする。このとき、Q>0を満たす範囲で、Qを適当に変えることで、第2のトランジスタ205はオフとすることができる。
【0082】
また、同様な値(Q>0)とし、端子AにHighの信号、端子BにLowの信号(1、0)が入力されたとする。このとき、Qを適当に変えることで、第2のトランジスタ205はオフとすることができる。
【0083】
また、同様な値(Q>0)とし、端子AにLowの信号、端子BにHighの信号(0、1)が入力されたとする。このとき、Qを適当に変えることで、第2のトランジスタ205はオフとすることができる。
【0084】
また、同様な値(Q>0)とし、端子A、端子BともにLowの信号(0、0)が入力されたとする。このとき、Qを適当に変えることで、第2のトランジスタ205はオンとすることができる。
【0085】
以上の動作をまとめると、表4のようになる。
【0086】
【表4】
【0087】
端子A及び端子BにLowの信号が入力されたときのみ、第2のトランジスタ(FET)205がオンとなり、それ以外の信号が入力されたとき、第2のトランジスタ(FET)205はオフとなる。第1のトランジスタ104を介して入力される信号に基づき、第2のトランジスタ205のオン条件が異なる。つまり、第2のトランジスタ205のオン又はオフの状態が、Qの値によって異なることがわかる。
【0088】
切替スイッチなどを設けることなく、Q=0とQ>0との違いによって、第2のトランジスタ205のオン又はオフの状態が異なる。動的再構成の機能を持たせることができる。これは第1のトランジスタ104のオフ電流が小さいため、Q=0とQ>0の状態をそれぞれ保持することができるためである。
【0089】
一般化した動作を説明する。第2のトランジスタ205のしきい値をVthpとする。上記式(5)より、Vgは端子A,端子B、Qの関数であることがわかる。端子AがHigh、BがHighのときの第2のトランジスタ205のゲート電位をVg(A=1,B=1,Q)、端子AがLow、BがHighのときの第2のトランジスタ205のゲート電位をVg(A=0,B=1,Q)、端子AがHigh、BがLowのときの第2のトランジスタ205のゲート電位をVg(A=1,B=0,Q)、端子AがLow、BがLowのときの第2のトランジスタ205のゲート電位をVg(A=0,B=0,Q)とする。
【0090】
端子AがHigh、BがHighのとき、下記の式(18)と表される。
【数18】
【0091】
端子AがLow、BがHighのとき、下記の式(19)と表される。
【数19】
【0092】
端子AがHigh、BがLowのとき、下記の式(20)と表される。
【数20】
【0093】
端子AがLow、BがLowのとき、下記の式(21)と表される。
【数21】
【0094】
式(18)〜式(21)より、下記の式(22)が成り立つ。
【数22】
【0095】
第1のトランジスタ104を介して書き込まれる電荷をQ2とすると、Q2が、下記の式(23)を満たすと、表3の関係を満たすことがわかる。
【数23】
【0096】
具体的に(A=0,B=0の状態で)書き込む電位をVg2とすると、Vg2は下記の式(24)を満たす。
【数24】
【0097】
第1のトランジスタ104を介して書き込まれる電荷Q3とすると、Q3が下記の式(25)を満たすと、表4の関係を満たすことがわかる。
【数25】
【0098】
具体的に(A=0,B=0の状態で)書き込む電位Vg3とすると、Vg3は下記の式(26)を満たす。
【数26】
【0099】
第1のトランジスタ104として、チャネル形成領域に酸化物半導体を有するトランジスタを用いることにより、論理演算処理を行う機能を持ちつつ、情報を保持する機能を有することができる。
【0100】
また、本実施の形態は、実施の形態1と異なり、Q>0とすればよい。Q=0と組み合わせて用いるため、第1のトランジスタ104を介して入力する信号を0と正の値を採用することができる。実施の形態1と比較すると、第1のトランジスタ104に供給する信号の組み合わせが好ましくなる。
【0101】
本発明の一態様は、トランジスタ(OSFET)をオンすれば動的再構成の機能を発揮することができ、トランジスタのゲートにパルスを印加すればよい。よって、短時間でトランジスタの状態を確定することができる。
【0102】
また本発明の一態様の動的再構成の機能は、入力信号の影響を受けない。当該機能を入力信号とは独立して制御することができるからである。
【0103】
このように、本発明の一態様は、リーク電流の問題を解決することができる。
【0104】
このように、本発明の一態様は、動的再構成の機能を持たせることができる。
【0105】
このように、本発明の一態様は、従来技術と比較して、シンプルな回路構成である。
【0106】
(実施の形態3)
本実施の形態では、実施の形態1で示した回路と、実施の形態2で示した回路とを組み合わせた論理回路について説明する。
【0107】
実施の形態1で示した回路(図1参照)は、第2のトランジスタ105がN型である。実施の形態2で示した回路(図3参照)は、第2のトランジスタ205がP型である。これらを組み合わせてCMOS回路を構成することができる。
【0108】
図25にCMOS回路を示す。第1の容量501、第2の容量502、第3の容量511、第4の容量512、OSFETで構成される第1のトランジスタ504、OSFETで構成される第2のトランジスタ514、第3のトランジスタ205、第4のトランジスタ105を有する。第3のトランジスタ205はP型、第4のトランジスタ105はN型とする。
【0109】
これらは、図25に示すように電気的に接続される。第1の容量501の一方の電極は、端子Aと電気的に接続される。第3の容量511の一方の電極は、端子Aと電気的に接続される。端子Aから信号が入力される(IN)。第2の容量502の一方の電極は、端子Bと電気的に接続される。第4の容量512の一方の電極は、端子Bと電気的に接続される。端子Bから信号が入力される(IN)。第1のトランジスタ(OSFET)504のソース及びドレインの一方は、第1の容量501の他方の電極と電気的に接続される。第1のトランジスタ(OSFET)504のソース及びドレインの一方は、第3のトランジスタ(FET)205のゲートと電気的に接続される。ゲートに接続されたノードの電荷をQpとする。第1のトランジスタ504はN型のため、第3のトランジスタ(FET)205のゲートとはドレインが電気的に接続される。第2のトランジスタ(OSFET)514のソース及びドレインの一方は、第4の容量512の他方の電極と電気的に接続される。第2のトランジスタ(OSFET)514のソース及びドレインの一方は、第4のトランジスタ(FET)105のゲートと電気的に接続される。ゲートに接続されたノードの電荷をQnとする。第2のトランジスタ514はN型のため、第4のトランジスタ(FET)105のゲートとはドレインが電気的に接続される。第3のトランジスタ205のソース及びドレインの一方と、第4のトランジスタ105とのソース及びドレインの一方は、電気的に接続され、信号が出力される(OUT)。
【0110】
Qnが実施の形態1で示したQ0(Qn=Qn1)であって、Qpが実施の形態2で示したQ3(Qp=Qp1)のとき、端子A、端子Bへの入力信号(IN)と、出力信号(OUT)との関係を表5に示す。
【表5】
【0111】
否定論理和(NOR)が実行されていることがわかる。
【0112】
Qnが実施の形態1で示したQ1(Qn=Qn2)であって、Qpが実施の形態2で示したQ2(Qp=Qp2)のとき、端子A、端子Bへの入力信号と、出力(OUT)との関係を表6に示す。
【表6】
【0113】
否定論理積(NAND)が実行されていることがわかる。ただし、Qn2<Qn1であり、Qp1>Qp2である。
【0114】
このようにCMOS回路であっても、動的再構成の機能を持たせることができる。
【0115】
このようにCMOS回路であっても、従来技術と比較して、シンプルな回路構成である。
【0116】
(実施の形態4)
本実施の形態では、論理積(AND)と論理和(OR)と実行させるため、新たな素子を追加した論理回路について説明する。
【0117】
図4(A)には、第1の容量(101)、第2の容量(102)、オフ電流が小さい第1のトランジスタ(OSFET、104)、第2のトランジスタ(FET、105)、第3のトランジスタ(OSFET、311)、第4のトランジスタ(OSFET、312)、インバータ313を備えた論理回路を示す。
【0118】
図3の論理回路に対して、第3のトランジスタ(OSFET、311)、第4のトランジスタ(OSFET、312)、インバータ313が追加されている。
【0119】
第1のトランジスタ104、第3のトランジスタ311、及び第4のトランジスタ312は、チャネル形成領域に酸化物半導体を有するため、OSFETとも示す。酸化物半導体を有するチャネル形成領域はN型を示すことが多いため、第1、第3、及び第4のトランジスタの極性はN型とする。このような酸化物半導体をチャネル形成領域に有するトランジスタは、オフ電流が小さい。第3,第4のトランジスタは、第1のトランジスタと比較すると、オフ電流が小さいことは要求されないため、必ずしも酸化物半導体を有するトランジスタを適用する必要はない。
【0120】
第2のトランジスタは、第1、第3及び第4のトランジスタと比較すると、オフ電流が小さいことは要求されないため、チャネル形成領域にシリコンを用いたトランジスタを用いる。第2のトランジスタはP型とする。
【0121】
第1の容量101、第2の容量102、第1のトランジスタ104、第2のトランジスタ205、第3のトランジスタ311、第4のトランジスタ312、インバータ313は、図4に示されるように電気的に接続される。第1の容量101の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第2のトランジスタ205のゲートと電気的に接続される。第2の容量102の一方の電極は、第1のトランジスタ104のソース及びドレインの一方と電気的に接続される。第1のトランジスタ104がN型のとき、第2の容量の一方の電極と電気的に接続されるのは、第1のトランジスタ104のドレインとなる。第2のトランジスタ205のソース及びドレインの一方は、第3のトランジスタ311のソース及びドレインの一方と電気的に接続される。第3のトランジスタ311のソース及びドレインの他方は、第4のトランジスタ312のソース及びドレインの一方と電気的に接続される。第3のトランジスタ311のソース及びドレインの他方、及び第4のトランジスタ312のソース及びドレインの一方は、インバータ313の第1の端子と電気的に接続される。インバータ313の第1の端子は入力端子である。インバータ313の第2の端子から信号が出力される。インバータ313の第2の端子は出力端子である。第2のトランジスタ205のソース及びドレインの他方は高電位電源と電気的に接続され、第4のトランジスタ312のソース及びドレインの他方は低電位電源と電気的に接続される。
【0122】
第1のトランジスタ104は、ゲートに入力される信号によってオン又はオフが制御される。第2のトランジスタ205は、ゲートに入力される信号によってオン又はオフが制御される。端子A、端子Bから信号が入力される。これらの信号はHigh又はLowの信号である。従って、第2のトランジスタ205のオン又はオフは、実施の形態2で示したように制御される。第2のトランジスタ205がオンのとき、Vddが入力される。
【0123】
第3のトランジスタ311は、ゲートに入力される信号によってオン又はオフが制御される。第4のトランジスタ312は、ゲートに入力される信号によってオン又はオフが制御される。第3のトランジスタ311のゲートに入力される信号は、High又はLowの信号である。第4のトランジスタ312のゲートに入力される信号は、High又はLowの信号である。
【0124】
図4(A)の動作を図4(B),(C)を用いて説明する。図4(B)では、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にHighの信号が入っている状態とする。つまり、第2のトランジスタ205がオフ状態であるとする。まず、制御信号S1がLow,制御信号S2がHighになる。すると、第3のトランジスタ311がオフ、第4のトランジスタ312がオンとなる。ノードFNの電位はVssとなり、インバータ出力OUTはHighとなる。
【0125】
次に、制御信号S2がLowとなり、制御信号S1がHighとなる。すると、第3のトランジスタ311がオン、第4のトランジスタ312がオフとなる。第2のトランジスタ205はオフ状態であるから、ノードFNの電位はVssのまま保持される。(第2のトランジスタ205のリーク電流によって徐々に電位は上昇するが、短期間ではVssに近い電位に保たれる。)従って、インバータ出力OUTもHighのままである。以上の動作の結果、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にHighの信号が入っている場合、出力信号もHighとなる。
【0126】
図4(C)では、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にLowの信号が入っている状態とする。つまり、第2のトランジスタ205がオン状態であるとする。まず、制御信号S1がLow,制御信号S2がHighになる。すると、第3のトランジスタ311がオフ、第4のトランジスタ312がオンとなる。ノードFNの電位はVssとなり、インバータ出力OUTはHighとなる。
【0127】
次に、制御信号S2がLowとなり、制御信号S1がHighとなる。すると、第3のトランジスタ311がオン、第4のトランジスタ312がオフとなる。第2のトランジスタ205はオン状態であるから、ノードFNの電位はVddとなる。従って、インバータ出力OUTはLowとなる。以上の動作の結果、Q=Q2(表3に対応)が保持されていたとして、端子A、端子Bは共にLowの信号が入っている場合、出力信号もLowとなる。なお、制御信号S2がLow、制御信号S1がLowとなると、第3のトランジスタ311がオフ、第4のトランジスタ312がオフとなり、ノードFNの電位は保持される。OSFETのオフ状態によって保持されるため、長期的に安定に保持することが出来る。
【0128】
以上の動作から、図4(A)に示す回路は、第2のトランジスタ205がオン状態であれば、Lowを、第2のトランジスタ205がオフ状態であれば、Highを出力することがわかる。従って、表3、4から、図4(A)に示す回路の真理値表が決まる。表7に示す。
【0129】
【表7】
【0130】
Q=Q2のとき、端子A,端子Bに(1,1)が入力されると、第2のトランジスタ205はオフとなる。従って、OUTはHighである。端子A,端子Bに(1,0)、(0,1)、(0,0)が入力されると、第2のトランジスタ205はオンとなる。従って、OUTはLowである。つまり、この回路はAND回路であることがわかる。
【0131】
Q=Q3のとき、端子A,端子Bに(1,1)、(1,0)、(0,1)、が入力されると、第2のトランジスタ205はオフとなる。従って、OUTはHighである。端子A,端子Bに(0,0)が入力されると、第2のトランジスタ205はオンとなる。従って、OUTはLowである。つまり、この回路はOR回路であることがわかる。
【0132】
このような論理回路では、インバータ313の入力端子側のノード電位を保持することができればよい。インバータ313のかわりに、スイッチやバッファなどを設けることができる。
【0133】
(実施の形態5)
本実施の形態では、上記実施の形態に示す論理回路において、オフ電流が小さいことが要求されるトランジスタ(第1のトランジスタ、第3のトランジスタ、第4のトランジスタなど)に適用可能な電界効果トランジスタについて説明する。チャネル形成領域に、酸化物半導体層を含む電界効果型トランジスタである。
【0134】
本実施の形態におけるトランジスタの構造例について、図5を用いて説明する。
【0135】
図5(A)に示すトランジスタは、導電層601_aと、絶縁層602_aと、半導体層603_aと、導電層605a_aと、導電層605b_aと、を含む。
【0136】
半導体層603_aは、領域604a_a及び領域604b_aを含む。領域604a_a及び領域604b_aは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域604a_a及び領域604b_aの間の領域がチャネル形成領域になる。半導体層603_aは、被素子形成層600_aの上に設けられる。なお、必ずしも領域604a_a及び領域604b_aを設けなくてもよいが、設けることで抵抗が下がり、移動度が向上することがある。
【0137】
導電層605a_a及び導電層605b_aは、半導体層603_aの上に設けられ、半導体層603_aに電気的に接続される。また、導電層605a_a及び導電層605b_aの側面(内側)は、テーパ状である。導電層605a_a及び導電層605b_aをマスクの一部として、領域604a_a及び領域604b_aを形成することができる。
【0138】
導電層605a_aは、領域604a_aの一部に重畳させる。導電層605a_a及び領域604a_aの間の抵抗値を小さくすることができるからである。ただし、必ずしもこれに限定されない。また、導電層605a_aに重畳する半導体層603_aの領域の全てをドーパントが添加された領域604a_aにしてもよい。ただし、必ずしもこれに限定されない。
【0139】
導電層605b_aは、領域604b_aの一部に重畳させる。導電層605b_a及び領域604b_aの間の抵抗を小さくすることができるからである。ただし、必ずしもこれに限定されない。また、導電層605b_aに重畳する半導体層603_aの領域の全てをドーパントが添加された領域604b_aにしてもよい。
【0140】
絶縁層602_aは、半導体層603_a、導電層605a_a、及び導電層605b_aの上に設けられる。ゲート絶縁膜として機能させる。
【0141】
導電層601_aは、絶縁層602_aの一部の上に設けられ、絶縁層602_aを介して半導体層603_aに重畳する。絶縁層602_aを介して導電層601_aと重畳する半導体層603_aの領域がチャネル形成領域になる。導電層601_aをマスクの一部として、領域604a_a及び領域604b_aを形成することができる。
【0142】
また、図5(B)に示すトランジスタは、導電層601_bと、絶縁層602_bと、半導体層603_bと、導電層605a_bと、導電層605b_bと、絶縁層606aと、絶縁層606bと、絶縁層607と、を含む。
【0143】
半導体層603_bは、領域604a_b及び領域604b_bを含む。領域604a_b及び領域604b_bは、互いに離間し、それぞれドーパントが添加された領域である。半導体層603_bは、例えば被素子形成層600_bの上に設けられ、導電層605a_b及び導電層605b_bに電気的に接続される。なお、必ずしも領域604a_b及び領域604b_bを設けなくてもよいが、設けることで抵抗が下がり、移動度が向上することがある。
【0144】
絶縁層602_bは、半導体層603_bの一部の上に設けられる。
【0145】
導電層601_bは、絶縁層602_bの一部の上に設けられ、絶縁層602_bを介して半導体層603_bに重畳する。なお、絶縁層602_bを介して導電層601_bと重畳する半導体層603_bの領域がトランジスタのチャネル形成領域になる。なお、導電層601_bの上に絶縁層が設けられていてもよい。
【0146】
絶縁層606aは、絶縁層602_bの上に設けられ、導電層601_bにおける一対の側面の一方に接する。絶縁層606bは、絶縁層602_bの上に設けられ、導電層601_bにおける一対の側面の他方に接する。絶縁層606aと、絶縁層606bはサイドウォールと呼ばれる。
【0147】
なお、絶縁層602_bを介して絶縁層606a及び絶縁層606bに重畳する領域604a_b及び領域604b_bの部分のドーパントの濃度は、絶縁層606a及び絶縁層606bに重畳しない領域604a_b及び領域604b_bの部分のドーパントの濃度より低くてもよい。ドーパントの濃度はチャネル形成領域に向かって、徐々に低下させてもよい。
【0148】
導電層605a_b及び導電層605b_bは、半導体層603_bの上に設けられる。
【0149】
導電層605a_bは、領域604a_bに電気的に接続される。また、導電層605a_bは、絶縁層606aに接する。
【0150】
導電層605b_bは、領域604b_bに電気的に接続される。また、導電層605b_bは、絶縁層606bに接する。
【0151】
絶縁層606aによって、導電層601_bと、導電層605a_bとが接触することを防ぐことができる。
絶縁層606bによって、導電層601_bと、導電層605b_bとが接触することを防ぐことができる。
【0152】
絶縁層607は、導電層601_b、導電層605a_b、導電層605b_b、絶縁層606a、及び絶縁層606bの上に設けられる。
【0153】
さらに、図5(A)及び図5(B)に示す各構成要素について説明する。
【0154】
被素子形成層600_a及び被素子形成層600_bとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層600_a及び被素子形成層600_bとして用いることもできる。
【0155】
導電層601_a及び導電層601_bのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【0156】
導電層601_a及び導電層601_bとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層601_a及び導電層601_bに当該金属材料の積層、又は当該合金材料の積層、これらを組み合わせた積層により、導電層601_a及び導電層601_bを構成することもできる。これら材料の仕事関数を考慮する。
【0157】
絶縁層602_a及び絶縁層602_bのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【0158】
絶縁層602_a及び絶縁層602_bとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層602_a及び絶縁層602_bに上述した材料の積層により絶縁層602_a及び絶縁層602_bを構成することもできる。
【0159】
また、絶縁層602_a及び絶縁層602_bとしては、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層603_a及び半導体層603_bが第13族元素を含む場合に、半導体層603_a及び半導体層603_bに接する絶縁層として第13族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【0160】
第13族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子%)が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)がアルミニウムの含有量(原子%)以上の物質のことをいう。例えば、Al2Ox(x=3+α、αは0より大きく1より小さい値)、Ga2Ox(x=3+α、αは0より大きく1より小さい値)、又はGaxAl2−xO3+α(xは0より大きく2より小さい値、αは0より大きく1より小さい値)で表記される材料を用いることもできる。
【0161】
また、絶縁層602_a及び絶縁層602_bに上述した材料の積層により絶縁層602_a及び絶縁層602_bを構成することもできる。例えば、複数のGa2Oxで表記される酸化ガリウムを含む層の積層により絶縁層602_a及び絶縁層602_bを構成してもよい。また、Ga2Oxで表記される酸化ガリウムを含む絶縁層及びAl2Oxで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層602_a及び絶縁層602_bを構成してもよい。
【0162】
半導体層603_a及び半導体層603_bのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層603_a及び半導体層603_bに適用可能な酸化物半導体としては、例えばIn系酸化物(例えば酸化インジウムなど)、Sn系酸化物(例えば酸化スズなど)、又はZn系酸化物(例えば酸化亜鉛など)などを用いることができる。
【0163】
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【0164】
例えば、四元系金属酸化物としては、例えばIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物などを用いることができる。
【0165】
また、三元系金属酸化物としては、例えばIn−Ga−Zn系酸化物(IGZOともいう)、In−Sn−Zn系酸化物、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、又はIn−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、又はIn−Lu−Zn系酸化物などを用いることができる。
【0166】
また、二元系金属酸化物としては、例えばIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Sn系酸化物、又はIn−Ga系酸化物などを用いることができる。
【0167】
なお、例えばIn−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
【0168】
また、酸化物半導体としては、InLO3(ZnO)m(mは0より大きい数)で表記される材料を用いることもできる。InLO3(ZnO)mのLは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。
【0169】
例えば、酸化物半導体としては、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)又はIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半導体としては、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)又はIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いることができる。
【0170】
しかし、これらに限られず、必要とする半導体特性(移動度、閾値電圧、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0171】
酸化物半導体は、単結晶の構造をとることができる。
【0172】
酸化物半導体は、非単結晶の構造をとることができる。
【0173】
酸化物半導体が非単結晶の場合、アモルファスの構造をとることができる。
【0174】
酸化物半導体が非単結晶の場合、多結晶の構造をとることができる。
【0175】
酸化物半導体は、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスの構造でもよい。
【0176】
酸化物半導体の組成比に応じて、上記構造をとることができる。酸化物半導体の膜厚に応じて、上記構造をとることができる。酸化物半導体に対する熱処理、又は成膜時の基板温度などに応じて、上記構造をとることができる。
【0177】
また、半導体層603_a及び半導体層603_bとしては、c軸に配向し、かつab面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、c軸において金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ab面においてa軸又はb軸の向きが異なる(c軸を中心に回転した)結晶(CAAC:C Axis Aligned Crystallineともいう)を含む酸化物の層を用いることができる。
【0178】
CAACは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、CAACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【0179】
CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は、一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)に揃っていてもよい。又は、CAACを構成する個々の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CAACの表面などに垂直な方向)を向いていてもよい。
【0180】
酸化物半導体は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【0181】
このようなCAACの例としては、例えば膜状に形成され、膜表面又はCAACが形成され基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子(又は窒素原子)の層状配列が認められる結晶を挙げることもできる。
【0182】
また、酸化物半導体としては、c軸方向に配向する結晶領域の組成がIn1+σGa1−σO3(ZnO)M(ただし、0<σ<1、M=1以上3以下の数)で表され、c軸方向に配向する結晶領域を含む全体の半導体層の組成がInPGaQOR(ZnO)M(ただし、0<P<2、0<Q<2、M=1以上3以下の数)で表される材料を用いることもできる。
【0183】
また、例えば、半導体層603_a及び半導体層603_bがCAACの酸化物半導体層の場合において、トランジスタのチャネル長を30nmとするとき、半導体層603_a及び半導体層603_bの厚さを例えば5nm程度にしてもトランジスタにおける短チャネル効果を抑制することができる。
【0184】
ここで、CAACに含まれる結晶構造例について図6乃至図8を用いてさらに説明する。なお、特に断りがない限り、図6乃至図8は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図6において、丸で囲まれたOは4配位のOを示し、二重丸は3配位のOを示す。
【0185】
図6(A)では、1個の6配位のインジウム原子(6配位のInともいう)と6配位のInに近接する6個の4配位の酸素原子(4配位のOともいう)と、を有する構造を示す。なお、Inなどの1個の金属原子と該金属原子に近接する酸素原子により構成される部分を小グループという。また、図6(A)では、便宜のため、八面体構造を平面構造で示している。また、図6(A)の上半分及び下半分には、それぞれ3個ずつ4配位のOがある。また、図6(A)に示す小グループの電荷は0である。
【0186】
図6(B)では、1個の5配位のGaと、5配位のGaに近接する3個の3配位の酸素原子(3配位のOともいう)と、5配位のGaに近接する2個の4配位のOと、を有する構造を示す。3個の3配位のOのそれぞれは、いずれもab面に存在する。また、図6(B)の上半分及び下半分のそれぞれには、1個ずつ4配位のOがある。また、インジウム原子には、6配位だけではなく、5配位のインジウム原子(5配位のIn)も存在するため、5配位のInと、3個の3配位のOと、2個の4配位のOにより、図6(B)に示す構造を構成することもできる。また、図6(B)に示す小グループの電荷は0である。
【0187】
図6(C)では、1個の4配位の亜鉛原子(4配位のZnともいう)と、4配位のZnに近接する4個の4配位のOと、を有する構造を示す。図6(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図6(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。なお、図6(C)に示す小グループの電荷は0である。
【0188】
図6(D)では、1個の6配位のスズ原子(6配位のSnともいう)と、6配位のSnに近接する6個の4配位のOと、を有する構造を示す。図6(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。なお、図6(D)に示す小グループの電荷は+1となる。
【0189】
図6(E)では、2個の亜鉛原子を含む小グループを示す。図6(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図6(E)に示す小グループの電荷は−1となる。
【0190】
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グループ(ユニットセルともいう)という。
【0191】
ここで、上記小グループ同士が結合する規則について説明する。例えば、6配位のInの上半分における3個の4配位のOは、下方向に近接する3個の6配位のInにそれぞれ結合し、下半分における3個の4配位のOは、上方向に近接する3個の6配位のInにそれぞれ結合する。また、5配位のGaの上半分における1個の3配位のOは、下方向に近接する1個の5配位のGaに結合し、下半分における1個の3配位のOは、上方向に近接する1個の5配位のGaに結合する。また、4配位のZnの上半分における1個の4配位のOは、下方向に近接する1個の4配位のZnに結合し、下半分における3個のOは、上方向に近接する3個の4配位のZnにそれぞれ結合する。このように、金属原子の上方向における4配位のOの数と、そのOの下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における4配位のOの数と、そのOの上方向に近接する金属原子の数は等しい。このとき、Oは4配位なので、下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は4になる。従って、金属原子の上方向における4配位のOの数と、別の金属原子の下方向における4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は、結合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)、または4配位の金属原子(Zn)のいずれかと結合することになる。
【0192】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、この他にも、層構造の合計の電荷が0となるように、複数の小グループが結合して中グループを構成する。
【0193】
さらに、図7(A)では、In−Sn−Zn系の層構造を構成する中グループのモデル図を示す。また、図7(B)では、3つの中グループで構成される大グループを示す。また、図7(C)では、図7(B)に示す層構造をc軸方向から観察した場合の原子配列を示す。
【0194】
なお、図7(A)では、便宜のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分のそれぞれに3個ずつ4配位のOがあることを、丸枠の3として示している。同様に、図7(A)において、Inの上半分及び下半分のそれぞれには、1個ずつ4配位のOがあることを、丸枠の1として示している。また、同様に、図7(A)では、下半分に1個の4配位のOがあり、上半分に3個の4配位のOがあるZnと、上半分に1個の4配位のOがあり、下半分に3個の4配位のOがあるZnと、を示している。
【0195】
図7(A)において、In−Sn−Zn系の層構造を構成する中グループでは、上から順に、4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInに結合し、該Inが、上半分に3個の4配位のOがあるZnに結合し、且つ下半分の1個の4配位のO及び上記Znを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合し、該In原子が、上半分に1個の4配位のOがあるZn原子2個からなる小グループと結合し、且つ該小グループの下半分における1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSn原子と結合している。複数の上記中グループが結合することにより、大グループが構成される。
【0196】
ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷は、それぞれ−0.667、−0.5と考えることができる。例えば、In(6配位又は5配位)、Zn(4配位)、Sn(5配位又は6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループの電荷は+1となる。そのため、Snを含む層構造を形成するためには、+1である電荷を打ち消す−1の電荷が必要となる。電荷が−1となる構造として、図6(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
【0197】
さらに、図7(B)に示す大グループが繰り返された構造にすることにより、In−Sn−Zn系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn−Zn系の層構造は、In2SnZn2O7(ZnO)m(mは0又は自然数)とする組成式で表すことができる。
【0198】
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、その他の金属酸化物などを用いた場合も同様である。
【0199】
例えば、In−Ga−Zn系の層構造を構成する中グループのモデル図を図8(A)に示す。
【0200】
図8(A)において、In−Ga−Zn系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnに結合し、且つ該Znの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaに結合し、且つ該Gaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInに結合している構成である。複数の上記中グループが結合することにより、大グループが構成される。
【0201】
図8(B)では、3つの中グループで構成される大グループを示す。また、図8(B)に示す層構造をc軸方向から観察した場合の原子配列を図8(C)に示す。
【0202】
ここで、In(6配位又は5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループの電荷は0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。
【0203】
なお、In−Ga−Zn系の層構造を構成する中グループは、図8(A)に示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせて大グループを構成することもできる。
【0204】
具体的には、図8(B)に示した大グループが繰り返されることで、In−Ga−Zn−O系の結晶を得ることができる。なお、得られるIn−Ga−Zn−O系の層構造は、InGaO3(ZnO)n(nは自然数。)とする組成式で表すことができる。
【0205】
n=1(InGaZnO4)の場合は、例えば、図24(A)に示す結晶構造を取りうる。なお、図24(A)に示す結晶構造において、図6(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0206】
また、n=2(InGaZn2O5)の場合は、例えば、図24(B)に示す結晶構造を取りうる。なお、図24(B)に示す結晶構造において、図6(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0207】
以上がCAACの構造例の説明である。CAAC−OSのように結晶性を有する酸化物半導体は、バルク内の欠陥が低い。
【0208】
さらに、図5(A)及び図5(B)に示す領域604a_a、領域604b_a、領域604a_b、及び領域604b_bは、ドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における13族の元素(例えば硼素など)、元素周期表における15族の元素(例えば窒素、リン、及び砒素の一つ又は複数)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセノンの一つ又は複数)の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域604a_a、領域604b_a、領域604a_b、及び領域604b_bにドーパントを添加することにより、これらの領域と導電層との間の抵抗を小さくすることができるため、トランジスタを微細化することができる。
【0209】
導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。ソース電極及びドレイン電極を設けず、ソース配線及びドレイン配線として設ける。高集積化を図ることができる。
【0210】
導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bを構成することができる。また、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bに適用可能な材料の積層により、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bを構成することができる。
【0211】
また、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えばインジウム酸化物、錫酸化物、亜鉛酸化物、インジウム錫酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、導電層605a_a、導電層605b_a、導電層605a_b、及び導電層605b_bに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【0212】
絶縁層606a及び絶縁層606bとしては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層606a及び絶縁層606bに適用可能な材料の積層により、絶縁層606a及び絶縁層606bを構成してもよい。
【0213】
絶縁層607は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有する。
【0214】
絶縁層607としては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層607に適用可能な材料の積層により、絶縁層607を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶縁層607を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層603_bへの不純物の侵入抑制効果をより高めることができ、また、半導体層603_b中の酸素の脱離抑制効果を高めることができる。
【0215】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層(チャネル保護層ともいう)としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層602_a及び絶縁層602_bに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【0216】
また、被素子形成層600_a及び被素子形成層600_bの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層602_a及び絶縁層602_bに適用可能な材料の層を用いることができる。また、絶縁層602_a及び絶縁層602_bに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層603_a及び半導体層603_bを介して脱離するのを抑制することができる。
【0217】
さらに、本実施の形態におけるトランジスタの作製方法例として、図5(A)に示すトランジスタの作製方法例について、図9を用いて説明する。図9は、図5(A)に示すトランジスタの作製方法例を説明するための断面模式図である。
【0218】
まず、図9(A)に示すように、被素子形成層600_aを準備し、被素子形成層600_aの上に半導体層603_aを形成する。
【0219】
例えば、スパッタリング法を用いて半導体層603_aに適用可能な酸化物半導体材料の層(酸化物半導体層ともいう)を成膜することにより、半導体層603_aを形成することができる。なお、上記酸化物半導体層を成膜した後に、該酸化物半導体層の一部をエッチングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体層を成膜してもよい。
【0220】
また、スパッタリングターゲットとして、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜することができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜してもよい。
【0221】
また、スパッタリングターゲットとして、In:Sn:Zn=1:2:2[原子数比]、2:1:3[原子数比]、1:1:1[原子数比]、又は4:9:7[原子数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜してもよい。また、スパッタリングターゲットとして、In:Sn:Zn=2:1:3[原子数比]の組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体層を成膜することができる。
【0222】
また、スパッタリングターゲットとして、In:Zn=50:1乃至In:Zn=1:2(モル数比に換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=1:4)、好ましくはIn:Zn=20:1乃至In:Zn=1:1(モル数比に換算するとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2)、さらに好ましくはIn:Zn=15:1乃至In:Zn=1.5:1(モル数比に換算するとIn2O3:ZnO=15:2乃至In2O3:ZnO=3:4)の組成比である酸化物ターゲットを用いてIn−Zn系酸化物の層を成膜してもよい。例えば、In−Zn系酸化物半導体層の成膜に用いるターゲットは、原子数比がIn:Zn:O=S:U:Rのとき、R>1.5S+Uとする。Inの量を多くすることにより、トランジスタの電界効果移動度(単に移動度ともいう)を向上させることができる。
【0223】
また、スパッタリング法を用いる場合、例えば、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層603_aを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層603_aを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【0224】
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、又は水素化物(水素化合物ともいう)などの不純物が含まれないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
【0225】
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物を脱離することができる。
【0226】
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理(逆スパッタともいう)を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質(パーティクル、ごみともいう)を除去することができる。
【0227】
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排気の逆流を低減することができる。
【0228】
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタリングガスとして、露点−70℃以下であるガスを用いることが好ましい。
【0229】
また、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【0230】
また、半導体層603_aとしてCAACである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を100℃以上500℃以下、好ましくは200℃以上350℃以下にして酸化物半導体膜を成膜する。また、被素子形成層の温度を高くして酸化物半導体膜を成膜することにより、作製されるトランジスタの電界効果移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。
【0231】
また、このとき、被素子形成層600_aは平坦であることが好ましい。例えば、被素子形成層600_aの平均面粗さは、1nm以下、さらには0.3nm以下であることが好ましい。被素子形成層600_aの平坦性を向上させることにより、アモルファス状態の酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨(CMP)処理及びプラズマ処理の一つ又は複数により、被素子形成層600_aを平坦化することができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処理やエッチングガスを用いて表面をエッチングする処理も含まれる。
【0232】
次に、図9(B)に示すように、半導体層603_aの上に導電層605a_a及び導電層605b_aを形成する。
【0233】
例えば、スパッタリング法などを用いて導電層605a_a及び導電層605b_aに適用可能な材料の膜を第1の導電膜として成膜し、該第1の導電膜の一部をエッチングすることにより導電層605a_a及び導電層605b_aを形成することができる。
【0234】
次に、図9(C)に示すように、半導体層603_aに接するように絶縁層602_aを形成する。
【0235】
例えば、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層602_aに適用可能な膜を成膜することにより、絶縁層602_aを形成することができる。スパッタリング法を用いて絶縁層602_aを形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層603_aの部分における抵抗の低下を抑制することができる。また、絶縁層602_aを形成する際の被素子形成層600_aの温度は、室温以上300℃以下であることが好ましい。
【0236】
また、絶縁層602_aを形成する前にN2O、N2、又はArなどのガスを用いたプラズマ処理を行い、露出している半導体層603_aの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層602_aを形成することが好ましい。
【0237】
次に、絶縁層602_aの上に導電層601_aを形成する。
【0238】
例えば、スパッタリング法などを用いて導電層601_aに適用可能な材料の膜を第2の導電膜として成膜し、該第2の導電膜の一部をエッチングすることにより導電層601_aを形成することができる。
【0239】
また、図5(A)に示すようなトランジスタでは、その作製方法の一例として、例えば600℃以上750℃以下、又は600℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体層を成膜した後、酸化物半導体層の一部をエッチングした後、第1の導電膜を成膜した後、第1の導電膜の一部をエッチングした後、絶縁層602_aを形成した後、第2の導電膜を成膜した後、又は第2の導電膜の一部をエッチングした後に上記加熱処理を行う。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導体層603_aから排除される。
【0240】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTA(Gas Rapid Thermal Anneal)装置又はLRTA(Lamp Rapid Thermal Anneal)装置などのRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体(例えば窒素)を用いることができる。レーザー照射によって、上記加熱処理を行うこともできる。
【0241】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア(露点が−60℃以下、好ましくは−60℃以下の雰囲気)を導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、半導体層603_aに酸素が供給され、半導体層603_a中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【0242】
また、図5(A)に示すようなトランジスタでは、その作製方法の一例として、半導体層603_a形成後、導電層605a_a及び導電層605b_a形成後、絶縁層602_a形成後、導電層601_a形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例えば2.45GHzの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層602_aを、化学量論的組成比より酸素が多い状態にする。
【0243】
半導体層603_aに接する絶縁層中の酸素を過剰にすることにより、半導体層603_aに酸素が供給されやすくなる。よって、半導体層603_a中、又は絶縁層602_aと、半導体層603_aとの界面における酸素欠陥を低減することができるため、半導体層603_aのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層603_aに含まれる酸素を過剰にした場合であっても、半導体層603_aに接する上記絶縁層により、半導体層603_aからの酸素の脱離を抑制することができる。
【0244】
例えば、絶縁層602_aとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をGa2Oxにすることができる。
【0245】
また、絶縁層602_aとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をAl2Oxにすることができる。
【0246】
また、絶縁層602_aとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をGaxAl2−xO3+αとすることができる。
【0247】
以上の工程によって、半導体層603_aから、水素、水、水酸基、又は水素化物(水素化合物ともいう)などの不純物を排除し、且つ半導体層603_aに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【0248】
さらに、上記加熱処理とは別に、絶縁層602_aを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理(好ましくは200℃以上600℃以下、例えば250℃以上350℃以下)を行ってもよい。
【0249】
上記に示す被素子形成層600_aの意図的な加熱温度又は成膜後の加熱処理の温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上である。酸化物半導体膜の成膜後の加熱処理では、300℃以上であれば膜中に含まれる水素等の不純物を放出させ、該不純物を除去すること(脱水化、脱水素化)ができる。
【0250】
上記加熱処理は酸素中で行うことができるが、上記のように脱水化・脱水素化を窒素雰囲気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように2段階で行うようにしてもよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を行ってもよい。例えば酸化物半導体層中及び該酸化物半導体層と接する層との界面には、酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を1×1016/cm3以上2×1020/cm3以下にすることにより、例えば結晶化した場合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることができる。
【0251】
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタのゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの電界効果移動度を向上させることもできる。
【0252】
さらに、図9(E)に示すように、導電層601_aが形成される側から半導体層603_aにドーパントを添加することにより、絶縁層602_aを介して自己整合で領域604a_a及び領域604b_aを形成する。
【0253】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【0254】
なお、図5(A)に示すようなトランジスタの作製方法例を示したが、これに限定されず、例えば図5(B)に示す各構成要素において、名称が図5(A)に示す各構成要素と同じであり且つ機能の少なくとも一部が図5(A)に示す各構成要素と同じであれば、図5(A)に示すトランジスタの作製方法例の説明を適宜援用することができる。
【0255】
図5乃至図9を用いて説明したように、本実施の形態におけるトランジスタの一例では、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構成にすることにより、トランジスタを構成することができる。
【0256】
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満にすることができる。
【0257】
酸化物半導体をトランジスタに適用するにはキャリア密度を1018/cm3以下にすることが好ましい。InあるいはZnを含む酸化物半導体膜は、GaやSnを構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化(水素等の除去)を図ることや、成膜後の熱処理をすることによってキャリア密度を1018/cm3以下にすることができる。
【0258】
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行うことにより、トランジスタの閾値電圧をプラスシフトさせることができる。ノーマリ・オフ化させることも可能となる。
【0259】
チャネル幅1μmあたりのオフ電流を、10aA(1×10−17A)以下、さらには1aA(1×10−18A)以下、さらには10zA(1×10−20A)以下、さらには1zA(1×10−21A)以下、さらには100yA(1×10−22A)以下にすることができる。第1のトランジスタ、第3のトランジスタ、及び第4のトランジスタにおけるオフ電流が、上述のように小さければ、論理回路のリーク電流の問題を解決することができる。さらに論理回路に動的再構成の機能を持たせることができる。
【0260】
トランジスタのオフ電流は、小さいほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約10−30A/μmであると見積もられる。
【0261】
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であってあっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することにより、結晶化を図ることもできる。例えば、In−Sn−Zn系酸化物半導体では31cm2/Vsec超、好ましくは39cm2/Vsec超、より好ましくは60cm2/Vsec超の電界効果移動度を得ることも可能である。また、高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度は高くなると示唆される。その理由について以下に説明する。
【0262】
酸化物半導体層を含む電界効果トランジスタに限らず、実際に測定される電界効果トランジスタの電界効果移動度は、様々な理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては、半導体層内部の欠陥や半導体層と絶縁層との界面の欠陥がある。例えば、Levinsonモデルを用いると、酸化物半導体層に欠陥がないと仮定した場合のトランジスタの電界効果移動度を理論的に導き出すことができる。
【0263】
半導体層本来の電界効果移動度をμ0とし、測定される電界効果移動度をμとし、半導体層中に何らかのポテンシャル障壁(粒界等)が存在すると仮定すると、測定される電界効果移動度であるμは、下記の式(27)で表される。
【0264】
【数27】
【0265】
上記式(27)において、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルにおいて、ポテンシャル障壁の高さであるEは、下記の式(28)で表される。
【0266】
【数28】
【0267】
上記式(28)において、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nはチャネルのキャリア面密度、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。さらに、線形領域におけるドレイン電流Idは、下記の式(29)で表される。
【0268】
【数29】
【0269】
上記式(29)において、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。さらに、上式の両辺をVgで割り、更に両辺の対数を取ると、式(29)を下記の式(30)に変換することができる。
【数30】
【0270】
上記式(30)において、右辺はVgの関数である。式(30)からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価することができる。例えば、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)の比率が、In:Ga:Zn=1:1:1[原子数比]である酸化物半導体膜の欠陥密度Nは、1×1012/cm2程度である。
【0271】
上記の方法により求めた欠陥密度などをもとに、上記の式(27)及び式(28)を用いて本来の半導体層の電界効果移動度であるμ0を求めると、μ0=120cm2/Vsとなる。通常、欠陥のあるIn−Ga−Zn系酸化物で測定される電界効果移動度は、35cm2/Vs程度であるが、しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。このことから、欠陥が少ないほど酸化物半導体の移動度、さらにはトランジスタの電界効果移動度は高いことがわかる。例えばCAAC−OS層などの酸化物半導体層は、欠陥密度が低い。
【0272】
ただし、半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、下記の式(31)で表される。
【数31】
【0273】
上記式(31)において、Dはゲート方向の電界、B、Gは定数である。B及びGは、実際の測定結果より求めることができ、上記の測定結果では、B=2.38×107cm/s、G=10nm(界面散乱が及ぶ深さ)となる。式(31)では、Dが増加する(すなわち、ゲート電圧が高くなる)と式(31)の第2項が増加するため、Dが増加すると移動度μ1は低下することがわかる。
【0274】
半導体層内部の欠陥が無い理想的な酸化物半導体層をチャネルに用いたトランジスタの移動度μ2の計算結果を図10に示す。なお、上記計算には、シノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用する。また、酸化物半導体層において、バンドギャップを2.8電子ボルトとし、電子親和力を4.7電子ボルトとし、比誘電率を15とし、厚さを15nmとする。さらに、トランジスタにおいて、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとする。また、ゲート絶縁層において、厚さを100nmとし、比誘電率を4.1とする。さらに、トランジスタにおいて、チャネル長及びチャネル幅をともに10μmとし、ドレイン電圧Vdを0.1Vとする。
【0275】
図10に示すように、ゲート電圧Vgが1V付近のときの電界効果移動度は、100cm2/Vs以上と高いが、ゲート電圧Vgがさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(Atomic Layer Flatnessともいう)が望ましい。
【0276】
さらに、上記のように高い電界効果移動度の酸化物半導体層を用いた、微細なトランジスタにおける電気特性の計算結果を以下に示す。
【0277】
まず、計算に用いたトランジスタの断面構造を図11に示す。図11に示すトランジスタは酸化物半導体層にN型の半導体領域653a及び半導体領域653bを有する。半導体領域653a及び半導体領域653bの抵抗率は2×10−3Ωcmとする。
【0278】
図11(A)に示すトランジスタは、埋め込み絶縁物652が設けられた下地絶縁物651上に設けられる。埋め込み絶縁物652は、酸化アルミニウムを用いて下地絶縁物651に埋め込まれるように設けられる。
【0279】
また、図11(A)に示すトランジスタは、半導体領域653aと、半導体領域653bと、半導体領域653cと、ゲート絶縁層654と、ゲート電極655と、側壁絶縁物656aと、側壁絶縁物656bと、絶縁物657と、ソース電極658aと、ドレイン電極658bと、を含む。
【0280】
半導体領域653cは、半導体領域653a及び半導体領域653bの間に挟まれて設けられる。半導体領域653cは、チャネル形成領域となる真性の半導体領域である。
【0281】
ゲート電極655は、ゲート絶縁層654の上に設けられる。なお、ゲート電極655の幅を33nmとする。
【0282】
側壁絶縁物656a及び側壁絶縁物656bは、ゲート電極655の側面に接するように設けられる。図11(A)に示すトランジスタでは、側壁絶縁物656aの下の半導体領域は、N型の半導体領域653aに含まれ、側壁絶縁物656bの下の半導体領域は、N型の半導体領域653bに含まれる。なお、側壁絶縁物656a及び側壁絶縁物656bのそれぞれの幅を5nmとする。
【0283】
絶縁層657は、ゲート電極655の上に設けられる。絶縁層657は、ゲート電極655と他の配線との短絡を防止する機能を有する。
【0284】
ソース電極658aは、半導体領域653aに接する。
【0285】
ドレイン電極658bは、半導体領域653bに接する。
【0286】
なお、図11(A)に示すトランジスタにおけるチャネル幅を40nmとする。
【0287】
また、図11(B)に示すトランジスタは、図11(A)に示すトランジスタと比較して、側壁絶縁物656a及び側壁絶縁物656bの下の半導体領域の導電型が異なる。図11(B)に示すトランジスタでは、側壁絶縁物656a及び側壁絶縁物656bの下の半導体領域は、真性の半導体領域653cに含まれる。すなわち、図11(B)に示すトランジスタは、半導体領域653aとゲート電極655が重ならない領域及び半導体領域653bとゲート電極655が重ならない領域を含む。この領域のそれぞれをオフセット領域といい、その幅をオフセット長(Loffともいう)という。図11(B)において、オフセット長は、側壁絶縁物656a及び側壁絶縁物656bのそれぞれの幅と同じである。
【0288】
なお、計算に使用するその他のパラメータは上記のとおりである。また、計算には、シノプシス社製デバイス計算ソフト、Sentaurus Deviceを使用した。
【0289】
図12は、図11(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び電界効果移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す図である。ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、電界効果移動度μはドレイン電圧を+0.1Vとして計算したものである。
【0290】
図12(A)は、ゲート絶縁層654の厚さが15nmであるトランジスタの場合の図であり、図12(B)は、ゲート絶縁層654の厚さが10nmであるトランジスタの場合の図であり、図12(C)は、ゲート絶縁層654の厚さが5nmであるトランジスタの場合の図である。図12(A)乃至図12(C)に示すように、ゲート絶縁層654が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。また、ゲート電圧1V前後で、ドレイン電流の値は10μAを超える。
【0291】
図13は、図11(B)に示す構造で、オフセット長(Loff)を5nmであるトランジスタのドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧Vg依存性を示す図である。ここでは、ドレイン電圧を+1Vとしてドレイン電流Idを計算し、ドレイン電圧を+0.1Vとして電界効果移動度μを計算する。さらに、図13(A)は、ゲート絶縁層654の厚さが15nmである場合の図であり、図13(B)は、ゲート絶縁層654の厚さが10nmである場合の図であり、図13(C)は、ゲート絶縁層654の厚さが5nmである場合の図である。
【0292】
また、図14は、図11(B)に示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧依存性を示す。ここでは、ドレイン電流Idを、ドレイン電圧を+1Vとして計算し、移動度μはドレイン電圧を+0.1Vとして計算する。図14(A)は、ゲート絶縁層654の厚さが15nmである場合の図であり、図14(B)は、ゲート絶縁層654の厚さが10nmである場合の図であり、図14(C)は、ゲート絶縁層654の厚さが5nmの場合の図である。
【0293】
図12乃至図14からわかるように、いずれもゲート絶縁層654が薄くなるほど、トランジスタのオフ電流が顕著に低下する一方、移動度μのピーク値やトランジスタのオン電流には目立った変化が無い。
【0294】
なお、電界効果移動度μのピークは、図12では80cm2/Vs程度であるが、図13では60cm2/Vs程度であり、図14では40cm2/Vs程度であることから、オフセット長(Loff)が増加するほど低下する。また、トランジスタのオフ電流も同様な傾向がある。一方、トランジスタのオン電流は、オフセット長(Loff)が増加すると共に減少するが、トランジスタのオフ電流の減少に比べるとはるかに緩やかである。また、いずれのトランジスタもゲート電圧1V前後で、ドレイン電流は10μAを超える。
【0295】
なお、本実施の形態におけるトランジスタの一例は、他のトランジスタ(例えば、元素周期表における第14族の半導体(シリコンなど)を含有する半導体層を含むトランジスタ)と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジスタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。また、上記酸化物半導体層を含むトランジスタは、電界効果移動度を高くすることもできるため、上記実施の形態における論理回路を支障なく動作させることができる。
【0296】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における論理回路における第1のトランジスタ、又は第3のトランジスタ、及び第4のトランジスタに用いることにより、論理回路におけるデータの保持を確実に行うことができる。
【0297】
さらに、上記トランジスタの一例として、チャネル形成層としてIn、Sn、Znを含有する酸化物半導体層を含むトランジスタの例について説明する。
【0298】
例えば、In、Sn、及びZnを主成分とする酸化物半導体層と、厚さ100nmのゲート絶縁層を含み、チャネル長Lが3μm、チャネル幅Wが10μmであるトランジスタの特性を図15(A)乃至図15(C)に示す。なお、Vdは10Vとする。
【0299】
図15(A)は、被素子形成層を意図的に加熱せず、スパッタリング法を用いてIn、Sn、Znを主成分とする酸化物半導体膜を成膜して、これをエッチングして酸化物半導体層を形成したときにおけるトランジスタの特性を示す図である。図15(A)において、電界効果移動度は18.8cm2/Vsecである。図15(B)は、基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を成膜して、これをエッチングして酸化物半導体層を形成したときのトランジスタの特性を示す図である。図15(B)において、電界効果移動度は32.2cm2/Vsecである。よって、意図的に加熱することにより、トランジスタの電界効果移動度が向上することがわかる。
【0300】
また、図15(C)は、In、Sn、及びZnを主成分とする酸化物半導体膜を200℃でスパッタリング法を用いて成膜して、これをエッチングして酸化物半導体層を形成した後、650℃で加熱処理をしたときのトランジスタの特性を示す図である。図15(C)において、電界効果移動度は34.5cm2/Vsecである。よって、酸化物半導体膜を成膜した後に加熱処理をすることによって、上記電界効果移動度が高くなることがわかる。
【0301】
なお、In、Sn、及びZnを主成分とする酸化物半導体層に酸素イオンを注入し、加熱処理により該酸化物半導体に含まれる水素、水、水酸基、又は水素化物などの不純物を放出させ、その加熱処理と同時に又はその後の加熱処理により酸化物半導体層を結晶化させても良い。上記結晶化又は再結晶化の処理により結晶性の良い非単結晶酸化物半導体層を得ることができる。
【0302】
また、被素子形成層を意図的に加熱しないで形成されたIn、Sn、及びZnを主成分とする酸化物半導体層を含むトランジスタは、例えば図15(A)に示すように、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、被素子形成層を意図的に加熱して形成された酸化物半導体層を用いた場合、図15(B)に示すように、比較的、閾値電圧がプラスへ動く。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数により、トランジスタがノーマリ・オフ化となる可能性がある。
【0303】
また、In、Sn及びZnの比率を変えることによってもトランジスタの閾値電圧を制御することができる。例えば、酸化物半導体膜の組成比をIn:Sn:Zn=2:1:3とすることにより、トランジスタをノーマリ・オフ型にしやすくすることができる。
【0304】
このような酸化物半導体膜を、第1のトランジスタ、第3のトランジスタ、第4のトランジスタに用いることができる。
【0305】
さらに、例えば、2MV/cm、150℃、1時間印加の条件において、ゲートバイアス・ストレス試験(BT試験ともいう)を行うと、ドリフトが±1.5V未満、好ましくは1.0V未満となる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数を行うことにより、ゲートバイアス・ストレスに対する安定性が高くなることがわかる。ここで、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650℃の加熱処理を行った試料2のトランジスタにおけるBT試験の結果を図16及び図17に示す。なお、BT試験としては、プラスBT試験とマイナスBT試験を行った。
【0306】
プラスBT試験としては、まず被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。次に、被素子形成層(基板)の温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。
【0307】
また、マイナスBT試験としては、まず被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。次に、被素子形成層(基板)の温度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、被素子形成層(基板)の温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を行った。
【0308】
試料1のプラスBT試験の結果を図16(A)に示し、試料1のマイナスBT試験の結果を図16(B)に示す。また、試料2のプラスBT試験の結果を図17(A)に示し、試料2のマイナスBT試験の結果を図17(B)に示す。
【0309】
図16(A)及び図16(B)に示すように、試料1のプラスBT試験及びマイナスBT試験によるトランジスタの閾値電圧の変動は、それぞれ1.80V及び−0.42Vであった。また、図17(A)及び図17(B)に示すように、試料2のプラスBT試験及びマイナスBT試験によるトランジスタの閾値電圧の変動は、それぞれ0.79V及び0.76Vであった。よって、試料1及び試料2の両方において、BT試験前後におけるトランジスタの閾値電圧の変動が小さく、信頼性が高いことがわかる。
【0310】
さらに、組成比がIn:Sn:Zn=1:1:1である金属酸化物のターゲットを用いて、被素子形成層を意図的に加熱せずにスパッタリング法を用いて成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパターンが観測される。しかし、上記酸化物半導体膜を加熱処理することにより結晶化させることができる。このときの加熱処理温度は任意であるが、例えば650℃の加熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。
【0311】
ここで、In−Sn−Zn−O膜のXRD分析の結果を以下に示す。なお、XRD分析では、Bruker AXS社製X線回折装置D8 ADVANCEを用いてOut−of−Plane法で測定した。
【0312】
XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。
【0313】
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜するスパッタリング装置を用い、酸素雰囲気で電力を100W(DC)としてIn−Sn−Zn−O膜を成膜した。このときのターゲットとして、原子数比で、In:Sn:Zn=1:1:1のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の加熱温度は200℃とした。上記工程により作製した試料を試料Aとする。
【0314】
次に、試料Aと同様の方法で作製した試料に対し、650℃の温度で加熱処理を行った。ここでは、窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行った。上記工程により作製した試料を試料Bとする。
【0315】
試料A及び試料BのXRDスペクトルを図18に示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38degに結晶由来のピークが観測された。よって、In、Sn、Znを主成分とする酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、酸化物半導体層の結晶性が向上することがわかる。
【0316】
酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、作製したトランジスタのチャネル幅1μmあたりのオフ電流は、例えば図19に示すように、基板温度(被素子形成層の温度)が125℃の場合には0.1aA/μm(1×10−19A/μm)以下、85℃の場合には10zA/μm(1×10−20A/μm)以下であった。電流値の対数が温度の逆数に比例することから、室温(27℃)の場合には0.1zA/μm(1×10−22A/μm)以下であると予想される。従って、オフ電流を125℃において1aA/μm(1×10−18A/μm)以下に、85℃において100zA/μm(1×10−19A/μm)以下に、室温において1zA/μm(1×10−21A/μm)以下にすることができる。
【0317】
第1のトランジスタ、第3のトランジスタ、及び第4のトランジスタにおけるオフ電流が、上述のとおりであれば、論理回路のリーク電流の問題を解決することができる。さらに論理回路に動的再構成の機能を持たせることができる。
【0318】
なお、In、Sn、Znを主成分とする酸化物半導体膜は、加熱処理によって膜中の水素を除去することができるが、In、Ga、Znを主成分とする酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から不純物の含まれない膜を形成しておくことが好ましい。
【0319】
さらに、酸化物半導体膜の成膜後に650℃の加熱処理を行った試料Bのトランジスタにおいて、被素子形成層(基板)の温度と電気的特性の関係について評価した。
【0320】
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lov0μm、dWが0μmのトランジスタである。なお、Vdは10Vとした。また、被素子形成層(基板)の温度が、−40℃、−25℃、25℃、75℃、125℃、及び150℃である6条件で上記評価を行った。なお、Lovとは、ゲート電極と一対の電極との重畳する幅のことをいい、dWとは、酸化物半導体膜に対する一対の電極のはみ出しのことをいう。
【0321】
図20に、Id(実線)及び電界効果移動度(点線)のVg依存性を示す。また、図21(A)に被素子形成層(基板)の温度と閾値電圧の関係を示し、図21(B)に被素子形成層(基板)の温度と電界効果移動度の関係を示す。
【0322】
図20及び図21(A)より、被素子形成層(基板)の温度が高いほど閾値電圧が低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
【0323】
また、図20及び図21(B)より、被素子形成層(基板)の温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【0324】
以上がIn、Sn、Znを含有する酸化物半導体層を含むトランジスタの説明である。
【0325】
上記In、Sn、Znを主成分とする上記酸化物半導体層を含むトランジスタでは、オフ電流を1aA/μm以下(チャネル幅1μmあたり)に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのトランジスタにおいて、ゲート電圧が2.7Vでドレイン電圧が1.0Vのときに、12μA以上のオン電流を流すことができる。また、トランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、第1、第3及び第4のトランジスタとして上記酸化物半導体層を含むトランジスタを用い、第2のトランジスタとして第14族の半導体を含有する半導体層を含むトランジスタを用いることができる。すなわち、第14族の半導体(シリコンなど)を含有する半導体層を含むトランジスタを用いた回路の中に上記酸化物半導体層を含むトランジスタを混載しても、動作速度を犠牲にすることなく、例えば動的再構成といった新たな機能を有する論理回路を提供することができる。
【0326】
(実施の形態6)
本実施の形態では、本発明の一態様の論理回路を備えたCPU(演算処理装置)の例について説明する。
【0327】
本実施の形態における演算処理装置の例について、図22を用いて説明する。
【0328】
図22に示す演算処理装置は、バスインターフェース(IFともいう)801と、制御装置(CTLともいう)802と、キャッシュメモリ(CACHともいう)803と、命令デコーダ(IDecoderともいう)805と、演算論理ユニット(ALUともいう)806と、を具備する。
【0329】
バスインターフェース801は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【0330】
制御装置802は、演算処理装置内の各回路の動作を制御する機能を有する。
【0331】
例えば、上記実施の形態における論理回路を用いて制御装置802を構成することができる。
【0332】
キャッシュメモリ803は、制御装置802により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、1次キャッシュ及び2次キャッシュとして、演算処理装置にキャッシュメモリ803を複数設けてもよい。
【0333】
命令デコーダ805は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置802に入力され、制御装置802は命令信号に応じた制御信号を演算論理ユニット806に出力する。
【0334】
例えば、上記実施の形態における論理回路を用いて命令デコーダ805を構成することができる。
【0335】
演算論理ユニット806は、制御装置802により制御され、入力された命令信号に応じて論理演算処理を行う機能を有する。
【0336】
例えば、上記実施の形態における論理回路を用いて演算論理ユニット806を構成することができる。
【0337】
なお、演算処理装置にレジスタを設けてもよい。このときレジスタは、制御装置802により制御される。例えば、複数のレジスタを演算処理装置に設け、あるレジスタを演算論理ユニット806用のレジスタとし、別のレジスタを命令デコーダ805用のレジスタとしてもよい。
【0338】
図22を用いて説明したように、本実施の形態における演算処理装置の一例では、上記実施の形態の論理回路を、制御装置、命令デコーダ、又は演算論理ユニットなどのユニットに用いることにより、各ユニットにおいて、データの保持を行うことができ、処理速度を向上させることができる。
【0339】
(実施の形態7)
本実施の形態では、上記実施の形態における論理回路を備えた電子機器の例について説明する。
【0340】
本実施の形態における電子機器の構成例について、図23(A)乃至図23(D)を用いて説明する。
【0341】
図23(A)に示す電子機器は、携帯型情報端末の例である。図23(A)に示す携帯型情報端末は、筐体1001aと、筐体1001aに設けられた表示部1002aと、を具備する。
【0342】
なお、筐体1001aの側面1003aに外部機器に接続させるための接続端子、図23(A)に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【0343】
図23(A)に示す携帯型情報端末は、筐体1001aの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【0344】
図23(A)に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【0345】
図23(B)に示す電子機器は、折り畳み式の携帯型情報端末の例である。図23(B)に示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた表示部1002bと、筐体1004と、筐体1004に設けられた表示部1005と、筐体1001b及び筐体1004を接続する軸部1006と、を具備する。
【0346】
また、図23(B)に示す携帯型情報端末では、軸部1006により筐体1001b又は筐体1004を動かすことにより、筐体1001bを筐体1004に重畳させることができる。
【0347】
なお、筐体1001bの側面1003b又は筐体1004の側面1007に外部機器に接続させるための接続端子、図23(B)に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【0348】
また、表示部1002b及び表示部1005に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部1005を必ずしも設けなくてもよく、表示部1005の代わりに、入力装置であるキーボードを設けてもよい。
【0349】
図23(B)に示す携帯型情報端末は、筐体1001b又は筐体1004の中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図23(B)に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【0350】
図23(B)に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【0351】
図23(C)に示す電子機器は、設置型情報端末の例である。図23(C)に示す設置型情報端末は、筐体1001cと、筐体1001cに設けられた表示部1002cと、を具備する。
【0352】
なお、表示部1002cを、筐体1001cにおける甲板部1008に設けることもできる。
【0353】
また、図23(C)に示す設置型情報端末は、筐体1001cの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図23(C)に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【0354】
さらに、図23(C)に示す設置型情報端末における筐体1001cの側面1003cに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【0355】
図23(C)に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能を有する。
【0356】
図23(D)は、設置型情報端末の例である。図23(D)に示す設置型情報端末は、筐体1001dと、筐体1001dに設けられた表示部1002dと、を具備する。なお、筐体1001dを支持する支持台を設けてもよい。
【0357】
なお、筐体1001dの側面1003dに外部機器に接続させるための接続端子、図23(D)に示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【0358】
また、図23(D)に示す設置型情報端末は、筐体1001dの中に、CPUと、記憶回路と、外部機器とCPU及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図23(D)に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【0359】
図23(D)に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【0360】
上記実施の形態の論理回路は、図23(A)乃至図23(D)に示す電子機器のCPUとして用いられる。
【0361】
図23を用いて説明したように、本実施の形態における電子機器の一例は、CPUとして上記実施の形態における論理回路を具備する構成である。
【符号の説明】
【0362】
101 第1の容量
102 第2の容量
104 第1のトランジスタ
105 第2のトランジスタ
205 第2のトランジスタ
311 第3のトランジスタ
312 第4のトランジスタ
313 インバータ
【特許請求の範囲】
【請求項1】
第1の容量と、
第2の容量と、
第1のトランジスタと、
第2のトランジスタと、を有し、
前記第1の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1の容量の他方の電極は、端子Aと電気的に接続され、
前記第2の容量の他方の電極は、端子Bと電気的に接続され、
前記第1のトランジスタを介して入力される信号に応じた電荷が、前記第2のトランジスタのゲートに保持され、
前記保持された電荷と、前記端子Aに入力される信号、及び前記端子Bに入力される信号とによって、前記第2のトランジスタのオン又はオフが制御される
ことを特徴とする半導体装置。
【請求項2】
請求項1において、
前記第1のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項3】
第1の容量と、
第2の容量と、
第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
第4のトランジスタと、
インバータと、を有し、
前記第1の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第4のトランジスタのソース及びドレインの一方と電気的に接続され、
前記インバータの入力は、前記第3のトランジスタのソース及びドレインの他方、及び前記第4のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1の容量の他方の電極は、端子Aと電気的に接続され、
前記第2の容量の他方の電極は、端子Bと電気的に接続され、
前記第1のトランジスタを介して入力される信号に応じた電荷が、前記第2のトランジスタのゲートに保持され、
前記保持された電荷と、前記端子Aに入力される信号、及び前記端子Bに入力される信号とによって、前記第2のトランジスタのオン又はオフが制御され、
前記第3のトランジスタのゲートに第1の信号が入力され、
前記第4のトランジスタのゲートに第2の信号が入力され、
前記電荷が第1の条件のとき、前記インバータから論理積が出力され、
前記電荷が第2の条件のとき、前記インバータから論理和が出力される
ことを特徴とする半導体装置。
【請求項4】
請求項3において、
前記第1のトランジスタ、前記第3のトランジスタ、及び前記第4のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項5】
請求項2又は請求項4において、
前記酸化物半導体は、In−Sn−Zn系酸化物を有することを特徴とする半導体装置。
【請求項6】
請求項2又は請求項4において、
前記酸化物半導体は、In−Ga−Zn系酸化物を有することを特徴とする半導体装置。
【請求項1】
第1の容量と、
第2の容量と、
第1のトランジスタと、
第2のトランジスタと、を有し、
前記第1の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1の容量の他方の電極は、端子Aと電気的に接続され、
前記第2の容量の他方の電極は、端子Bと電気的に接続され、
前記第1のトランジスタを介して入力される信号に応じた電荷が、前記第2のトランジスタのゲートに保持され、
前記保持された電荷と、前記端子Aに入力される信号、及び前記端子Bに入力される信号とによって、前記第2のトランジスタのオン又はオフが制御される
ことを特徴とする半導体装置。
【請求項2】
請求項1において、
前記第1のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項3】
第1の容量と、
第2の容量と、
第1のトランジスタと、
第2のトランジスタと、
第3のトランジスタと、
第4のトランジスタと、
インバータと、を有し、
前記第1の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第2のトランジスタのゲートと電気的に接続され、
前記第2の容量の一方の電極は、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第3のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第4のトランジスタのソース及びドレインの一方と電気的に接続され、
前記インバータの入力は、前記第3のトランジスタのソース及びドレインの他方、及び前記第4のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1の容量の他方の電極は、端子Aと電気的に接続され、
前記第2の容量の他方の電極は、端子Bと電気的に接続され、
前記第1のトランジスタを介して入力される信号に応じた電荷が、前記第2のトランジスタのゲートに保持され、
前記保持された電荷と、前記端子Aに入力される信号、及び前記端子Bに入力される信号とによって、前記第2のトランジスタのオン又はオフが制御され、
前記第3のトランジスタのゲートに第1の信号が入力され、
前記第4のトランジスタのゲートに第2の信号が入力され、
前記電荷が第1の条件のとき、前記インバータから論理積が出力され、
前記電荷が第2の条件のとき、前記インバータから論理和が出力される
ことを特徴とする半導体装置。
【請求項4】
請求項3において、
前記第1のトランジスタ、前記第3のトランジスタ、及び前記第4のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項5】
請求項2又は請求項4において、
前記酸化物半導体は、In−Sn−Zn系酸化物を有することを特徴とする半導体装置。
【請求項6】
請求項2又は請求項4において、
前記酸化物半導体は、In−Ga−Zn系酸化物を有することを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図25】
【図7】
【図8】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図25】
【図7】
【図8】
【図24】
【公開番号】特開2013−9313(P2013−9313A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2012−107722(P2012−107722)
【出願日】平成24年5月9日(2012.5.9)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願日】平成24年5月9日(2012.5.9)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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