本発明は、集積回路内の電源を制御するための回路装置および方法に関し、ここで、少なくとも１つの電気的に絶縁された領域の少なくとも１つの作業パラメータが、監視され、可変抵抗手段の導電率を局部制御して、前記少なくとも２つの電気的に絶縁された回路領域のそれぞれについて、少なくとも１つの監視された作業パラメータに基づいて、電源を個別に調整する。これにより、低い面積オーバーヘッドを有する高速で簡素な制御機能を、提供することができる。
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【課題】ＩＣデバイスの通常の最大電圧定格よりも高い電圧において、より広い電圧レンジで作動できるゲートドライバーを提供する。
【解決手段】 簡単で、低コストのゲートドライバー、およびバイアス回路は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのような構成部品の通常の部品のブレークダウン電圧を超える、より広い作動電圧レンジを可能にしている。回路を実現するために、バルクおよびＰタイプの基板として、エピタキシャル層を備えるＣＭＯＳプロセスを使用する。 （もっと読む）

【課題】 電源電圧の大きさに応じて、昇圧回路と降圧回路とを選択的に動作させることにより、効率的に一定電圧を供給することが可能な電源回路を提供する。
【解決手段】 ＵＳＢ電源１３が５（Ｖ）の電圧を入力し、イネーブルスイッチ２６がオン状態である場合、第１〜第３デジタルトランジスタ１６〜１８、ｎチャンネルＭＯＳＦＥＴ２０、及び電圧検出部６０が、変圧回路である昇圧回路４０及び降圧回路５０を制御して、降圧回路５０のみを機能させる。一方、バッテリ１４が１．８（Ｖ）の電圧を入力し、イネーブルスイッチ２６がオン状態である場合、これらの素子は、昇圧回路４０のみを機能させるように、変圧回路を制御する。いずれの場合においても、電源回路１０は、出力端子２４から３．３（Ｖ）の一定電圧を出力する。 （もっと読む）

【課題】高周波で作動でき、電力散逸量が少なく、共通モードの変化に対して耐性を有するレベルシフトデバイスを提供する。
【解決手段】第１電圧レベル（１３）で作動する入力側（１４）と、第２電圧レベル（５３）で作動する出力側（５４）と、入力側と出力側とを接続するレベルシフト回路（４８）とを備え、入力回路は、第１電圧レベルを基準とする入力信号（１４）を受信し、入力信号の変化に対応する出力信号を発生する。レベルシフト回路は、ＭＯＳＦＥＴ（２８）を備え、ＭＯＳＦＥＴのゲートは、入力回路の各出力に接続され、ソース−ドレインパスは、第２電圧と第１電圧の基準との間に結合されている。出力側は、微分回路トポロジー（５０）を有し、入力信号の変化を対応する信号をサンプリングし、その変化の間のサンプルをホールドする第１回路（５６）と、微分された形態でホールドされたサンプル信号を受信して、シングルエンド形態に変換する出力回路（５４）を有している。 （もっと読む）

データ保持モードのために回路をパワー・ダウンする方法は、電源電圧ノードを能動状態の電源電圧レベルから非能動状態の電源レベルに変更する工程と、Ｐチャネル・デバイスのソースを電源電圧ノードに接続する工程と、Ｐチャネル・デバイスのバック・ゲートに保持用電源電圧レベルを供給する工程と、Ｐチャネル・デバイスのドレイン電圧を保持用電源電圧レベルとは異なる基準電圧レベルに変更する工程と、Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更する工程とを含む。
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集積回路は、第１の回路と、スリープトランジスタ回路とを有する。第１の回路は、入力信号を受信して、その入力信号を処理する。第１の回路は、また、漏れの少ないスリープ状態でデータを保持する。スリープトランジスタ回路は、第１の回路へ結合されており、負の電圧を有するスリープ信号を受信する。スリープ回路は、第１の回路でデータを保持している間、スリープ信号に基づいて、漏れが少なくなるようスリープ状態で第１の回路の電力消費を低減する。
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プルアップ回路は、プルアップ回路出力を参照電圧入力に等しくさせるように作用する、帰還回路の一部を形成する演算増幅器を備える。該プルアップ回路は、ＵＳＢ装置に組込むためのＵＳＢ送受信器の一部を形成し得る。該プルアップ回路は、ＵＳＢ装置の供給電圧が十分高い場合、ＵＳＢ装置の供給電圧が所望のプルアップ電圧を供給するのに十分高くない場合にのみ有効にされる演算増幅器を含む帰還回路に所望のプルアップ電圧を供給するのに用いられる。斯様な場合、ＵＳＢバス電圧は、帰還回路への入力として用いられる参照電圧を発生するのに用いられる。
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【解決手段】ハーフブリッジスイッチング回路で使用するためのブートストラップダイオードエミュレータ回路が提供される。スイッチング回路は、負荷ノードにおいてトーテムポール構造の形で互いに繋がれているトランジスタと、これらのトランジスタを駆動するための駆動回路と、高圧側駆動回路に電力を供給するためのブートストラップコンデンサとを含む。ブートストラップダイオードエミュレータ回路は、ゲート、バックゲート、ソース、およびドレインを有し、そのドレインを高圧側供給ノードに結合され、そのソースを低圧側供給ノードに結合されているＬＤＭＯＳトランジスタと、ＬＤＭＯＳトランジスタのゲートに電気的に結合されているゲート制御回路と、ＬＤＭＯＳトランジスタのバックゲートに電気的に結合されているダイナミックバックゲートバイアス回路とを備える。ダイナミックバックゲートバイアス回路は、ＬＤＭＯＳがオンにされたときに、ＬＤＭＯＳトランジスタのドレインの電圧に近いけれども同電圧よりも僅かに低い電圧をＬＤＭＯＳトランジスタのバックゲートに印加することによって、ＬＤＭＯＳトランジスタのバックゲートを動的にバイアスするように動作可能である。 （もっと読む）

シリアルリンクトランスミッタにおける節電の局面を説明する。局面は、セグメントのパラレル配列を設けることを含み、各セグメントは、シリアルリンクトランスミッタのプレバッファと出力段回路とを備え、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとを実現する。さらなる局面は、セグメントにおける制御可能なアイドル状態を実施するためのプレバッファ段回路におけるバイパス路と、スルーレート制御機能のためのセクション化された部分として、プレバッファ回路における末尾電流および抵抗負荷要素とを設けることを含む。トランスミッタ信号路におけるプリエンファシス遅延回路を有する制御要素を設けて、プリエンファシス遅延回路の最終遅延化ビットの反転を可能にして、プリエンファシスの重みの極性変更を実現することも含まれる。

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【課題】ＴＭＤＳ信号とＬＶＤＳ信号の一体型伝送ユニットを提供する。
【解決手段】第１（ＬＶＤＳ）と第２（ＴＭＤＳ）伝送ユニットはどちらも１組の入力端子に結合される。スイッチングコントローラーは、モード選択信号に従って、第１伝送ユニットが、一対の第１信号線により、１組の入力端子上の第１データを第１外部入力ユニットに伝送できるようにするか、或いは、第２伝送ユニットが、一対の第２信号線により、１組の入力端子上の第１データを第２外部入力ユニットに伝送できるようにする。 （もっと読む）

電圧制御発振回路（１５）内に互いに異なる段数の独立した複数のリング発振回路を設け、セレクタ（２２）により何れか１つのリング発振回路の出力を帰還クロック信号（ＦＢ）として選択的に出力することで、独立しているリング発振回路の出力が常に帰還クロック信号として出力されるようにして、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力でき、入力信号（ＤＬＬＩ）が出力されるまでの遅延時間を任意に調整できるようにする。
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複数のプログラム可能遅延セルを有する複数の入力／出力チャネルを備えるコントローラは、それぞれ複数の遅延セルに導入される、複数の遅延時間を制御する複数のディジタル値を記憶するそれぞれ複数のレジスタをさらに備える。複数のレジスタにプログラムされた複数の値は、コントローラ及び複数のチャネルに結合された１つ以上のデバイス間の複数の信号のタイミングをテストすることで決定される。複数のテストは、逐次的な複数のテスト値のセットからの複数のテスト値で、複数のレジスタをセットする段階と、複数の信号の特定のパターンを、コントローラから１つ以上のデバイスへドライブする段階と、パターンの複数の部分が、１つ以上のデバイスに、正確に受信されてるかをチェックする段階とを備える。複数の信号を調整する段階は、複数のセットアップ及びホールドタイム制約に関する複数の信号のセンタリングを備える。

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選択可能なスルーレートおよび共通モードアイドル状態を有する送信ラインドライバは、ラインドライバ（１８４）およびプリドライバ（１８２）の間に結合される選択可能なキャパシタのキャパシタアレイ（１８６）を含み、選択可能なキャパシタによってスルーレートが選択されてもよい。共通モードアイドル状態は、選択可能なスイッチ（２１４、２１５）（記載される実施例におけるＭＯＳＦＥＴ）を、プリドライバにバイアス電流を与えるミラーデバイス（１９８）に結合することによって与えられ、スイッチによってバイアス電流が除去されるときに、プリドライバは回路に対する電源電圧に等しい出力信号を生成する。したがって、ラインドライバの差動対（２０２、２０４）はともにバイアスをかけられてオンにされ、共通モードアイドル状態を与える。共通モードアイドル状態は論理１に対する出力信号の大きさの半分に等しい。
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スタティックラッチ（８０）は、イネーブルの場合には、入力データ（Ｄ）及びその補データ（ＤＮ）を出力端子（１００）及び相補出力端子（９８）に転送され、イネーブルでない場合には、入力データ（Ｄ，ＤＮ）を出力端子（１００，９８）において維持する。入力データ（Ｄ，ＤＮ）は、第２及び第３のトランジスタ（８６，８８）をゲートし、イネーブル信号（Ｇ）は、第１のトランジスタ（９０）をゲートし、この結果、ラッチ（８０）がイネーブルである場合に、第１及び第２のトランジスタ（９８，８６）並びに第１及び第３のトランジスタ（９０，８８）が入力データ（Ｄ）及びその補データ（ＤＮ）を指定された出力端子（１００，９８）に転送し、ラッチ（８０）がディスエーブルである場合に、前記入力端子（９２，９４）を切断し、現在の出力値（Ｑ，ＱＮ）を維持する。
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ＣＭＯＳ構成要素のバスホールド回路であって、ＤＣ電流を引き込まず且つ過電圧の許容性がある、バスホールド回路が説明される。入力電圧が前記バスホールドの供給電圧よりも大きい時には、該入力から漏れ電流が引き込まれない。フィードバックインバータが、前記バスホールド回路内においてＶｉｎ論理をラッチするために用いられる。Ｖｉｎがローである時には、前記バスホールド回路は、第１のスイッチをターンオンさせ、該第１のスイッチが、ＰＭＯＳスイッチのゲートをローに駆動して、該ＰＭＯＳスイッチをオンに切り替える。前記ＰＭＯＳスイッチは、フィードバック・インバータの電力接続をＶｃｃに接続する。前記ゲートは、ローのままとなり、Ｖｉｎが増加する時に、前記ＰＭＯＳスイッチをオンに切り替えたままに保持する。前記第１のスイッチがターンオフさせられるが、前記ＰＭＯＳのゲートは、ＶｉｎがＶｃｃを越えるまでローのままとなる。その時点において、比較器は、前記ＰＭＯＳのゲートを、ＰＭＯＳスイッチをオフに切るＶｉｎに駆動する。アービタ回路が、前記ＰＭＯＳスイッチと、前記比較器内及びアービタ回路内における他のＰＭＯＳ構成要素とのＮウェルをバイアスさせるために、Ｖｃｃ及びＶｉｎのうちのより高いものを選択する。このバイアス動作は、Ｎウェルが決して順方向バイアスされないことを保証し、それによって、Ｖｉｎからの漏れを防止する。

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本発明は、電力消費をモニタおよび制御するための電子回路、装置および方法に関する。したがって、クロック信号（ＣＬＫ）と、入力信号（Ｉ）とを受信し、出力信号（Ｏ）を供給することができる、１つまたは複数のシーケンシャルロジック素子（１２）を含む電子回路、装置および方法が提供される。シーケンシャルロジック素子（１２）は、入力および出力信号（Ｉ，Ｏ）をモニタし、入力および出力信号（Ｉ，Ｏ）に応じて制御信号（ＣＳ）を供給するための回路（２０）をさらに備え、ＩＣの電力消費を、制御信号に応じて操作可能に制御することができる。
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【課題】 この発明は、スキャンＦ／Ｆを使用した半導体装置のテストにおいて、消費電力を低減した低消費電力テスト回路を提供することを課題とする。
【解決手段】 この発明は、スキャンＦ／Ｆ１１，１２と遅延要素１４との間に、テスト動作時又はテスト動作におけるスキャン動作時にのみスキャンデータを遅延要素１４に与えるゲート回路１３を挿入して構成される。 （もっと読む）

【課題】 クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止できるノイズ低減回路を提供する。
【解決手段】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えた。 （もっと読む）

【課題】 高レベルの電圧耐性および伸展性双方を有し、電源ピンが２本で済む入出力ドライバ回路を提供する。
【解決手段】 入出力ドライバ回路は、回路の出力ライン（３０）と出力電源端子（４２）との間に、１つのみの代わりに、２つのＰＭＯＳスイッチング・トランジスタ（Ｔ１Ａ，Ｔ１Ｂ）を用いることによって、機能性デジタル回路（１４）と他のデジタル回路のための共通バス（１８）との間に、バッファ・インターフェースを備え、高いレベルの電圧耐性および伸展性を達成しつつ、必要な電源ピン（３８，４２）を２つのみに抑えた。トランジスタをオフに切り替えるには、出力電源（４０）の電圧をそれらの一方のゲートに印加し、出力ライン電圧を他方のゲートに印加する。これによって、出力ライン電圧が出力電源レベルを超過したか否かには係らず、必要なときに、確実にトランジスタの少なくとも一方を最大限オフにする。 （もっと読む）