ノイズ低減回路
【課題】 クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止できるノイズ低減回路を提供する。
【解決手段】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えた。
【解決手段】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えた。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、隣接信号間の相互干渉ノイズ（以下、クロストークノイズ）を低減するノイズ低減回路に関するものである。
【０００２】
【従来の技術】従来の論理回路では、急激な電圧変動が起こると、隣接信号にクロストークノイズが発生してしまい、誤動作を起こす原因となっている。以下、図を用いて具体的に説明する。
【０００３】図１２は、従来の論理回路（プルアップ）の一例を示す回路図である。
【０００４】図中のＶ１は、Ｐｃｈトランジスタ１０１及びＰｃｈトランジスタ１１１のソース電圧であり、Ｖ４は、Ｐｃｈトランジスタ１０１のオフ時のＯＵＴ１電圧及び、ＯＵＴ２電圧である。また、ＩＮ１は、Ｐｃｈトランジスタ１０１の制御信号であり、ＯＵＴ１は、アクティブ側のデータ出力であり、ＯＵＴ２は、隣接信号である。
【０００５】この従来回路では、図１３のタイミングチャートに示すように、制御信号ＩＮ１により、Ｐｃｈトランジスタ１０１がオン、オフすると、ＯＵＴ１の電圧が変動する。この影響を受け、隣接するＯＵＴ２にクロストークノイズが発生する。
【０００６】図１４は、従来の論理回路（プルダウン）の一例を示す回路図である。
【０００７】図中のＶ４は、Ｎｃｈトランジスタ１２１及びＮｃｈトランジスタ１３１のソース電圧であり、Ｖ１は、Ｎｃｈトランジスタ１２１のオフ時のＯＵＴ１電圧及び、ＯＵＴ２電圧である。また、ＩＮ１は、Ｎｃｈトランジスタ１２１の制御信号であり、ＯＵＴ１は、アクティブ側のデータ出力であり、ＯＵＴ２は、隣接信号である。
【０００８】この従来回路でも、図１５に示すように、制御信号ＩＮ１によりＮｃｈトランジスタ１２１がオン、オフすると、ＯＵＴ１の電圧が変動する。この影響を受け、隣接するＯＵＴ２にクロストークノイズが発生する。
【０００９】このクロストークノイズを低減するための従来の手段としては、Ｐｃｈトランジスタ１０１あるいはＮｃｈトランジスタ１２１のトランジスタサイズを小さくして駆動能力を低くするなどして、当該トランジスタの動作時における出力電圧の傾きを緩やかにして急激な電圧変動が発生しないようにすることが一般的に行われている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従来のノイズ低減手段では、トランジスタの製造ばらつき等により、トランジスタの動作時における出力電圧の傾きが変わってしまい、その結果、安定してクロストークノイズを減少させることができないという問題点があった。
【００１１】本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止できるノイズ低減回路を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するために、請求項１記載の発明に係るノイズ低減回路では、電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【００１３】請求項２記載の発明に係るノイズ低減回路では、電源側に並列に接続されたｎ個のトランジスタと、前記ｎ個のトランジスタのうちの１個である所定のトランジスタを除いた残りのｎ−１個のトランジスタの出力側にそれぞれ直列接続されたｎ−１個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記ｎ個のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【００１４】請求項３記載の発明に係るでは、請求項２記載のノイズ低減回路において、前記ｎ個のトランジスタは、Ｐチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする。
【００１５】請求項４記載の発明に係るでは、請求項２記載のノイズ低減回路において、前記ｎ個のトランジスタは、Ｎチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする。
【００１６】請求項５記載の発明に係るでは、請求項２乃至請求項４記載のノイズ低減回路において、前記抵抗手段は、前記ｎ−１個のトランジスタのオン抵抗で構成したことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて説明する。
【００１８】［第１実施形態］図１は、本発明の第一実施形態に係るノイズ低減回路の回路図である。
【００１９】このノイズ低減回路は、高電位側Ｖ１に各ソースが接続されたＰｃｈトランジスタ１１，１２と、Ｐｃｈトランジスタ１２のドレイン側に直列接続された抵抗素子Ｒ１とを備え、抵抗素子Ｒ１の一端とＰｃｈトランジスタ１１のドレイン側とが出力端子ＯＵＴ１に接続され、さらに出力端子ＯＵＴ１には、抵抗素子Ｒを介して低電位側Ｖ４に接続されている。
【００２０】そして、このノイズ低減回路の近傍には、Ｐｃｈトランジスタ２１とこのトランジスタ２１に接続される出力端子ＯＵＴ２を有する隣接回路が配置されている。
【００２１】より具体的に説明すると、図中のＶ１は、Ｐｃｈトランジスタ１１、Ｐｃｈトランジスタ１２及びＰｃｈトランジスタ２１のソース電圧であり、Ｖ４は、Ｐｃｈトランジスタ１１及び１２のオフ時のＯＵＴ１電圧、並びにＰｃｈトランジスタ２１のオフ時のＯＵＴ２電圧である。
【００２２】また、ＩＮ１は、Ｐｃｈトランジスタ１１のオン、オフ制御信号（ＩＮ１）入力用の端子であり、ＩＮ２は、Ｐｃｈトランジスタ１２のオン、オフ制御信号（ＩＮ２）入力用の端子であり、Ｒ１は、Ｐｃｈトランジスタ１２がオンした際、端子ＯＵＴ１に出力される電圧を制御するための抵抗素子である。また、ＯＵＴ１は、アクティブ側のデータ（ＯＵＴ１）出力用の端子であり、ＯＵＴ２は、隣接信号（ＯＵＴ２）出力用の端子である。
【００２３】さらに、本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｐｃｈトランジスタ１１，１２のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２に接続されている。
【００２４】図２は、上記制御信号（ＩＮ１），（ＩＮ２）を生成する制御回路の回路図である。
【００２５】この制御回路は、同図に示すように、クロックＩＮから分岐した制御信号（ＩＮ１）用信号経路と制御信号（ＩＮ２）用信号経路とで構成されている。制御信号（ＩＮ１）用信号経路は、ＯＲゲート５１とディレイ回路５１ａから成り、制御信号（ＩＮ２）用信号経路は、ＡＮＤゲート６１とディレイ回路６１ａから成る。
【００２６】本実施形態では、Ｐｃｈトランジスタ１２に抵抗素子Ｒ１を直列接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、図３のタイミングチャートに示すように、端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、まず制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオンさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００２７】端子ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、まず制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に、制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオフさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００２８】ここで、Ｖ２＝（Ｒ・Ｖ１＋Ｒ１・Ｖ４）／（Ｒ１＋Ｒ）
Ｖ４＜Ｖ２＜Ｖ１である。
【００２９】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４及びＶ４→Ｖ１の電圧変動を、それぞれＶ１→Ｖ２→Ｖ４、Ｖ４→Ｖ２→Ｖ１と２段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子ＯＵＴ２に発生される干渉ノイズを減少させることができる。
【００３０】具体的に説明すると、出力電圧Ｖ、出力端子ＯＵＴ１と基板間の容量Ｃ１、出力端子ＯＵＴ１と隣接端子ＯＵＴ２との間の容量Ｃ２とした場合、隣接端子ＯＵＴ２には、Ｖｎｏｉｓｅ＝Ｖ＊Ｃ２／（Ｃ２＋Ｃ１）
のノイズ（Ｖｎｏｉｓｅ）が発生する。
【００３１】本実施形態により、段階的に電圧を出力させることにより、電圧幅Ｖ（ｖ）からＶ／２（ｖ）となり、隣接信号へのノイズ（Ｖｎｏｉｓｅ１）は、Ｖｎｏｉｓｅ１＝（Ｖ／２）＊Ｃ２／（Ｃ２＋Ｃ１）
＝Ｖｎｏｉｓｅ／２となり、ノイズは対策前の１／２となる。
【００３２】［第二実施形態］図４は、本発明の第二実施形態に係るノイズ低減回路の回路図であり、図１と共通の要素には同一の符号を付し、その説明を省略する。
【００３３】本実施形態のノイズ低減回路は、上述の図１に示した回路構成において、高電位側Ｖ１と出力端子ＯＵＴ１との間に、Ｐｃｈトランジスタ１３とこのトランジスタ１３に直列接続された抵抗素子Ｒ２とを接続したものである。Ｐｃｈトランジスタ１３は、制御信号ＩＮ３によりオン／オフ動作が制御される。抵抗素子Ｒ２は、Ｐｃｈトランジスタ１３がオンした際、端子ＯＵＴ１に出力される電圧を制御するための抵抗素子である。
【００３４】また、図中のＶ４は、Ｐｃｈトランジスタ１１，１２，１３が全てオフした時のＯＵＴ１電圧、並びにＰｃｈトランジスタ２１のオフ時のＯＵＴ２電圧となる。
【００３５】本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｐｃｈトランジスタ１１，１２，１３のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２，ＩＮ３に接続されている。
【００３６】図５は、上記制御信号（ＩＮ１），（ＩＮ２），（ＩＮ３）を生成する制御回路の回路図である。
【００３７】この制御回路は、同図に示すように、クロックＩＮから分岐した制御信号（ＩＮ１）用信号経路と、制御信号（ＩＮ２）用信号経路と、制御信号（ＩＮ３）用信号経路とで構成されている。制御信号（ＩＮ１）用信号経路は、ＯＲゲート５１とディレイ回路５１ａ，５１ｂから成り、制御信号（ＩＮ２）用信号経路は、ディレイ回路５５から成り、制御信号（ＩＮ３）用信号経路は、ＡＮＤゲート６１とディレイ回路６１ａ，６１ｂから成る。
【００３８】本実施形態では、Ｐｃｈトランジスタ１２，１３それぞれに抵抗素子Ｒ１，Ｒ２を接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、図６のタイミングチャートに示すように、まず制御信号ＩＮ３によってＰｃｈトランジスタ１３をオンさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。次に制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。最後に制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオンさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００３９】また、ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、まず制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に、制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオフさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。最後に、制御信号ＩＮ３によってＰｃｈトランジスタ１３をオフさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００４０】ここで、Ｖ２＝（Ｒ・Ｖ１＋Ｒ２・Ｖ４）／（Ｒ２＋Ｒ）
Ｖ３＝（Ｒ・Ｖ１＋Ｒ１２・Ｖ４）／（Ｒ１２＋Ｒ）
Ｒ１２＝（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）
Ｖ４＜Ｖ３＜Ｖ２＜Ｖ１である。
【００４１】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４及びＶ４→Ｖ１の電圧変動を、それぞれＶ１→Ｖ２→Ｖ３→Ｖ４、Ｖ４→Ｖ３→Ｖ２→Ｖ１と３段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子ＯＵＴ２に発生する干渉ノイズをさらに減少させることができる。
【００４２】なお、端子ＯＵＴ１を駆動するプルアップ用のＰｃｈトランジスタについて、上記第１実施形態の図１に示す回路構成では２個で構成し、上記第２実施形態の図４に示す回路構成では３個で構成したが、３個以上で構成することにより、干渉ノイズを一層減少させることができる。
【００４３】具体的に説明すると、出力電圧Ｖ、出力端子ＯＵＴ１と基板間の容量Ｃ１、出力端子ＯＵＴ１と隣接端子ＯＵＴ２との間の容量Ｃ２とした場合、隣接端子ＯＵＴ２には、Ｖｎｏｉｓｅ＝Ｖ＊Ｃ２／（Ｃ２＋Ｃ１）
のノイズ（Ｖｎｏｉｓｅ）が発生する。
【００４４】端子ＯＵＴ１を駆動するＰｃｈトランジスタの個数をｎ（正の整数）個とすると、抵抗素子の個数はｎ−１個となる。本実施形態により段階的に電圧を出力させることにより、電圧幅がＶ（ｖ）からＶ／ｎ（ｖ）となる。また、隣接信号へのノイズ（Ｖｎｏｉｓｅ２）は、Ｖｎｏｉｓｅ２＝（Ｖ／ｎ）＊Ｃ２／（Ｃ２＋Ｃ１）
＝Ｖｎｏｉｓｅ／ｎとなり、ノイズは対策前の１／ｎとなる。
【００４５】ここで、例えばＰｃｈトランジスタを４個で構成する場合は、上述の図４に示した回路構成において、さらに上記同様に、Ｐｃｈトランジスタと抵抗素子を付加し、その制御回路の構成を図７に示す。
【００４６】この制御回路は、同図に示すように、クロックＩＮから分岐した制御信号（ＩＮ１）用信号経路と、制御信号（ＩＮ２）用信号経路と、制御信号（ＩＮ３）用信号経路と、制御信号（ＩＮ４）用信号経路とで構成されている。制御信号（ＩＮ１）用信号経路は、ＯＲゲート５１とディレイ回路５１ａ，５１ｂ，５１ｃから成り、制御信号（ＩＮ２）用信号経路は、ＯＲゲート５２とディレイ回路５２ａ，５２ｂから成り、制御信号（ＩＮ３）用信号経路は、ＡＮＤゲート６１とディレイ回路６１ａ，６１ｂから成り、制御信号（ＩＮ４）用信号経路は、ＡＮＤゲート６２とディレイ回路６２ａ，６２ｂ，６２ｃから成る。
【００４７】同様に、Ｐｃｈトランジスタと抵抗素子の個数が増加するに従い、その制御回路の構成は、ディレイ回路の個数を増加した制御信号用信号経路を増やしていく構成となる。
【００４８】また、抵抗素子Ｒ１，Ｒ２の代用として、Ｐｃｈトランジスタ１２，１３のオン抵抗を用いることも可能であり、この場合は、抵抗素子Ｒ１，Ｒ２を省略した構成となる。
【００４９】［第三実施形態］図８は、本発明の第三実施形態に係るノイズ低減回路の回路図である。
【００５０】このノイズ低減回路は、低電位側Ｖ４に各ソースが接続されたＮｃｈトランジスタ７１，７２と、Ｎｃｈトランジスタ７２のドレイン側に直列接続された抵抗素子Ｒ１とを備え、抵抗素子Ｒ１の一端とＮｃｈトランジスタ７１のドレイン側とが出力端子ＯＵＴ１で接続され、さらに出力端子ＯＵＴ１には、抵抗素子Ｒを介して高電位側Ｖ１に接続されている。
【００５１】そして、このノイズ低減回路の近傍には、Ｎｃｈトランジスタ８１とこのトランジスタ８１に接続される出力端子ＯＵＴ２を有する隣接回路が配置されている。
【００５２】より具体的に説明すると、図中のＶ４は、Ｎｃｈトランジスタ７１、Ｎｃｈトランジスタ７２、及びＮｃｈトランジスタ８１のソース電圧であり、Ｖ１は、Ｎｃｈトランジスタ７１，７２のオフ時のＯＵＴ１電圧及びＯＵＴ２電圧である。また、ＩＮ１は、Ｎｃｈトランジスタ７１のオン、オフ制御信号であり、ＩＮ２は、Ｎｃｈトランジスタ７２のオン、オフ制御信号であり、Ｒ１は、Ｎｃｈトランジスタ７２がオンした際、ＯＵＴ１に出力される電圧を制御するための抵抗素子である。
【００５３】さらに、本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｎｃｈトランジスタ７１，７２のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２に接続されている。なお、この制御回路は、上記図２に示した回路と同一構成の回路を用いることができる。
【００５４】本実施形態では、Ｎｃｈトランジスタ７２に抵抗素子Ｒ１を接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、端子ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、図９のタイミングチャートに示すように、まず制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオンさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００５５】端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、まず制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に、制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオフさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００５６】ここで、Ｖ２＝（Ｒ１・Ｖ１＋Ｒ・Ｖ４）／（Ｒ＋Ｒ１）
Ｖ４＜Ｖ２＜Ｖ１である。
【００５７】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４、Ｖ４→Ｖ１の電圧変動を、Ｖ１→Ｖ２→Ｖ４、Ｖ４→Ｖ２→Ｖ１と２段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、端子ＯＵＴ２に発生される干渉ノイズを減少させることができる。
【００５８】［第四実施形態］図１０は、本発明の第四実施形態に係るノイズ低減回路の回路図であり、図８と共通の要素には同一の符号を付し、その説明を省略する。
【００５９】本実施形態のノイズ低減回路は、上述の図８に示した回路構成において、低電位側Ｖ４と出力端子ＯＵＴ１との間に、Ｎｃｈトランジスタ７３とこのトランジスタ７３に直列接続された抵抗素子Ｒ２とを接続したものである。Ｎｃｈトランジスタ７３は、制御信号ＩＮ３によりオン／オフ動作が制御される。抵抗素子Ｒ２は、Ｎｃｈトランジスタ７３がオンした際、端子ＯＵＴ１に出力される電圧を制御するための抵抗素子である。
【００６０】また、図中のＶ１は、Ｎｃｈトランジスタ７１，７２，７３が全てオフした時のＯＵＴ１電圧、並びにＮｃｈトランジスタ８１のオフ時のＯＵＴ２電圧となる。
【００６１】本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｎｃｈトランジスタ７１，７２，７３のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２，ＩＮ３に接続されている。なお、この制御回路は、上記図５に示した回路と同一構成の回路を用いることができる。
【００６２】本実施形態では、Ｎｃｈトランジスタ７２，７３それぞれに抵抗素子Ｒ１，Ｒ２を接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、端子ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、図１１のタイミングチャートに示すように、まず制御信号ＩＮ３によってＮｃｈトランジスタ７３をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオンさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。最後に制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオンさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００６３】端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、まず制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオフさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。次に、制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。最後に、制御信号ＩＮ３によってＮｃｈトランジスタ７３をオフさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００６４】ここで、Ｖ２＝（Ｒ２・Ｖ１＋Ｒ・Ｖ４）／（Ｒ＋Ｒ２）
Ｖ３＝（Ｒ１２・Ｖ１＋Ｒ・Ｖ４）／（Ｒ＋Ｒ１２）
Ｒ１２＝（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）
Ｖ４＜Ｖ３＜Ｖ２＜Ｖ１である。
【００６５】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４、Ｖ４→Ｖ１の電圧変動を、Ｖ１→Ｖ２→Ｖ３→Ｖ４、Ｖ４→Ｖ３→Ｖ２→Ｖ１と３段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより端子ＯＵＴ２に発生される干渉ノイズをさらに減少させることができる。
【００６６】なお、端子ＯＵＴ１を駆動するプルダウン用のＮｃｈトランジスタについて、上記第３実施形態の図８に示す回路構成では２個で構成し、上記第４実施形態の図１０に示す回路構成では３個で構成したが、３個以上で構成することにより、上記第一及び第二実施形態と同様に、干渉ノイズを一層減少させることができる。
【００６７】また、抵抗素子Ｒ１，Ｒ２の代用として、Ｎｃｈトランジスタ７２，７３のオン抵抗を用いることも可能であり、この場合は、抵抗素子Ｒ１，Ｒ２を省略した構成となる。
【００６８】
【発明の効果】以上詳細に説明したように本発明によれば、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止することが可能になる。
【図面の簡単な説明】
【図１】本発明の第一実施形態に係るノイズ低減回路の回路図である。
【図２】第一実施形態に係る制御回路の回路図である。
【図３】第一実施形態の動作を示すタイミングチャートである。
【図４】本発明の第二実施形態に係るノイズ低減回路の回路図である。
【図５】第二実施形態に係る制御信号（ＩＮ１），（ＩＮ２），（ＩＮ３）を生成する制御回路の回路図である。
【図６】第二実施形態の動作を示すタイミングチャートである。
【図７】Ｐｃｈトランジスタを４個で構成する場合の制御回路の回路図である。
【図８】本発明の第三実施形態に係るノイズ低減回路の回路図である。
【図９】第三実施形態の動作を示すタイミングチャートである。
【図１０】本発明の第四実施形態に係るノイズ低減回路の回路図である。
【図１１】第四実施形態の動作を示すタイミングチャートである。
【図１２】従来の論理回路（プルアップ）の一例を示す回路図である。
【図１３】図１２に示した論理回路の動作を示すタイミングチャートである。
【図１４】従来の論理回路（プルダウン）の一例を示す回路図である。
【図１５】図１４に示した論理回路の動作を示すタイミングチャートである。
【符号の説明】
１１，１２，１３，２１ Ｐｃｈトランジスタ
７１，７２，７３，８１ Ｎｃｈトランジスタ
Ｖ１ 高電位側
Ｖ４ 低電位側
Ｒ１，Ｒ２ 抵抗素子
ＯＵＴ１，ＯＵＴ２ 出力端子
【０００１】
【発明の属する技術分野】本発明は、隣接信号間の相互干渉ノイズ（以下、クロストークノイズ）を低減するノイズ低減回路に関するものである。
【０００２】
【従来の技術】従来の論理回路では、急激な電圧変動が起こると、隣接信号にクロストークノイズが発生してしまい、誤動作を起こす原因となっている。以下、図を用いて具体的に説明する。
【０００３】図１２は、従来の論理回路（プルアップ）の一例を示す回路図である。
【０００４】図中のＶ１は、Ｐｃｈトランジスタ１０１及びＰｃｈトランジスタ１１１のソース電圧であり、Ｖ４は、Ｐｃｈトランジスタ１０１のオフ時のＯＵＴ１電圧及び、ＯＵＴ２電圧である。また、ＩＮ１は、Ｐｃｈトランジスタ１０１の制御信号であり、ＯＵＴ１は、アクティブ側のデータ出力であり、ＯＵＴ２は、隣接信号である。
【０００５】この従来回路では、図１３のタイミングチャートに示すように、制御信号ＩＮ１により、Ｐｃｈトランジスタ１０１がオン、オフすると、ＯＵＴ１の電圧が変動する。この影響を受け、隣接するＯＵＴ２にクロストークノイズが発生する。
【０００６】図１４は、従来の論理回路（プルダウン）の一例を示す回路図である。
【０００７】図中のＶ４は、Ｎｃｈトランジスタ１２１及びＮｃｈトランジスタ１３１のソース電圧であり、Ｖ１は、Ｎｃｈトランジスタ１２１のオフ時のＯＵＴ１電圧及び、ＯＵＴ２電圧である。また、ＩＮ１は、Ｎｃｈトランジスタ１２１の制御信号であり、ＯＵＴ１は、アクティブ側のデータ出力であり、ＯＵＴ２は、隣接信号である。
【０００８】この従来回路でも、図１５に示すように、制御信号ＩＮ１によりＮｃｈトランジスタ１２１がオン、オフすると、ＯＵＴ１の電圧が変動する。この影響を受け、隣接するＯＵＴ２にクロストークノイズが発生する。
【０００９】このクロストークノイズを低減するための従来の手段としては、Ｐｃｈトランジスタ１０１あるいはＮｃｈトランジスタ１２１のトランジスタサイズを小さくして駆動能力を低くするなどして、当該トランジスタの動作時における出力電圧の傾きを緩やかにして急激な電圧変動が発生しないようにすることが一般的に行われている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従来のノイズ低減手段では、トランジスタの製造ばらつき等により、トランジスタの動作時における出力電圧の傾きが変わってしまい、その結果、安定してクロストークノイズを減少させることができないという問題点があった。
【００１１】本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止できるノイズ低減回路を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するために、請求項１記載の発明に係るノイズ低減回路では、電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【００１３】請求項２記載の発明に係るノイズ低減回路では、電源側に並列に接続されたｎ個のトランジスタと、前記ｎ個のトランジスタのうちの１個である所定のトランジスタを除いた残りのｎ−１個のトランジスタの出力側にそれぞれ直列接続されたｎ−１個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記ｎ個のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とする。
【００１４】請求項３記載の発明に係るでは、請求項２記載のノイズ低減回路において、前記ｎ個のトランジスタは、Ｐチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする。
【００１５】請求項４記載の発明に係るでは、請求項２記載のノイズ低減回路において、前記ｎ個のトランジスタは、Ｎチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする。
【００１６】請求項５記載の発明に係るでは、請求項２乃至請求項４記載のノイズ低減回路において、前記抵抗手段は、前記ｎ−１個のトランジスタのオン抵抗で構成したことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて説明する。
【００１８】［第１実施形態］図１は、本発明の第一実施形態に係るノイズ低減回路の回路図である。
【００１９】このノイズ低減回路は、高電位側Ｖ１に各ソースが接続されたＰｃｈトランジスタ１１，１２と、Ｐｃｈトランジスタ１２のドレイン側に直列接続された抵抗素子Ｒ１とを備え、抵抗素子Ｒ１の一端とＰｃｈトランジスタ１１のドレイン側とが出力端子ＯＵＴ１に接続され、さらに出力端子ＯＵＴ１には、抵抗素子Ｒを介して低電位側Ｖ４に接続されている。
【００２０】そして、このノイズ低減回路の近傍には、Ｐｃｈトランジスタ２１とこのトランジスタ２１に接続される出力端子ＯＵＴ２を有する隣接回路が配置されている。
【００２１】より具体的に説明すると、図中のＶ１は、Ｐｃｈトランジスタ１１、Ｐｃｈトランジスタ１２及びＰｃｈトランジスタ２１のソース電圧であり、Ｖ４は、Ｐｃｈトランジスタ１１及び１２のオフ時のＯＵＴ１電圧、並びにＰｃｈトランジスタ２１のオフ時のＯＵＴ２電圧である。
【００２２】また、ＩＮ１は、Ｐｃｈトランジスタ１１のオン、オフ制御信号（ＩＮ１）入力用の端子であり、ＩＮ２は、Ｐｃｈトランジスタ１２のオン、オフ制御信号（ＩＮ２）入力用の端子であり、Ｒ１は、Ｐｃｈトランジスタ１２がオンした際、端子ＯＵＴ１に出力される電圧を制御するための抵抗素子である。また、ＯＵＴ１は、アクティブ側のデータ（ＯＵＴ１）出力用の端子であり、ＯＵＴ２は、隣接信号（ＯＵＴ２）出力用の端子である。
【００２３】さらに、本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｐｃｈトランジスタ１１，１２のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２に接続されている。
【００２４】図２は、上記制御信号（ＩＮ１），（ＩＮ２）を生成する制御回路の回路図である。
【００２５】この制御回路は、同図に示すように、クロックＩＮから分岐した制御信号（ＩＮ１）用信号経路と制御信号（ＩＮ２）用信号経路とで構成されている。制御信号（ＩＮ１）用信号経路は、ＯＲゲート５１とディレイ回路５１ａから成り、制御信号（ＩＮ２）用信号経路は、ＡＮＤゲート６１とディレイ回路６１ａから成る。
【００２６】本実施形態では、Ｐｃｈトランジスタ１２に抵抗素子Ｒ１を直列接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、図３のタイミングチャートに示すように、端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、まず制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオンさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００２７】端子ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、まず制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に、制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオフさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００２８】ここで、Ｖ２＝（Ｒ・Ｖ１＋Ｒ１・Ｖ４）／（Ｒ１＋Ｒ）
Ｖ４＜Ｖ２＜Ｖ１である。
【００２９】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４及びＶ４→Ｖ１の電圧変動を、それぞれＶ１→Ｖ２→Ｖ４、Ｖ４→Ｖ２→Ｖ１と２段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子ＯＵＴ２に発生される干渉ノイズを減少させることができる。
【００３０】具体的に説明すると、出力電圧Ｖ、出力端子ＯＵＴ１と基板間の容量Ｃ１、出力端子ＯＵＴ１と隣接端子ＯＵＴ２との間の容量Ｃ２とした場合、隣接端子ＯＵＴ２には、Ｖｎｏｉｓｅ＝Ｖ＊Ｃ２／（Ｃ２＋Ｃ１）
のノイズ（Ｖｎｏｉｓｅ）が発生する。
【００３１】本実施形態により、段階的に電圧を出力させることにより、電圧幅Ｖ（ｖ）からＶ／２（ｖ）となり、隣接信号へのノイズ（Ｖｎｏｉｓｅ１）は、Ｖｎｏｉｓｅ１＝（Ｖ／２）＊Ｃ２／（Ｃ２＋Ｃ１）
＝Ｖｎｏｉｓｅ／２となり、ノイズは対策前の１／２となる。
【００３２】［第二実施形態］図４は、本発明の第二実施形態に係るノイズ低減回路の回路図であり、図１と共通の要素には同一の符号を付し、その説明を省略する。
【００３３】本実施形態のノイズ低減回路は、上述の図１に示した回路構成において、高電位側Ｖ１と出力端子ＯＵＴ１との間に、Ｐｃｈトランジスタ１３とこのトランジスタ１３に直列接続された抵抗素子Ｒ２とを接続したものである。Ｐｃｈトランジスタ１３は、制御信号ＩＮ３によりオン／オフ動作が制御される。抵抗素子Ｒ２は、Ｐｃｈトランジスタ１３がオンした際、端子ＯＵＴ１に出力される電圧を制御するための抵抗素子である。
【００３４】また、図中のＶ４は、Ｐｃｈトランジスタ１１，１２，１３が全てオフした時のＯＵＴ１電圧、並びにＰｃｈトランジスタ２１のオフ時のＯＵＴ２電圧となる。
【００３５】本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｐｃｈトランジスタ１１，１２，１３のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２，ＩＮ３に接続されている。
【００３６】図５は、上記制御信号（ＩＮ１），（ＩＮ２），（ＩＮ３）を生成する制御回路の回路図である。
【００３７】この制御回路は、同図に示すように、クロックＩＮから分岐した制御信号（ＩＮ１）用信号経路と、制御信号（ＩＮ２）用信号経路と、制御信号（ＩＮ３）用信号経路とで構成されている。制御信号（ＩＮ１）用信号経路は、ＯＲゲート５１とディレイ回路５１ａ，５１ｂから成り、制御信号（ＩＮ２）用信号経路は、ディレイ回路５５から成り、制御信号（ＩＮ３）用信号経路は、ＡＮＤゲート６１とディレイ回路６１ａ，６１ｂから成る。
【００３８】本実施形態では、Ｐｃｈトランジスタ１２，１３それぞれに抵抗素子Ｒ１，Ｒ２を接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、図６のタイミングチャートに示すように、まず制御信号ＩＮ３によってＰｃｈトランジスタ１３をオンさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。次に制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。最後に制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオンさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００３９】また、ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、まず制御信号（ＩＮ１）によってＰｃｈトランジスタ１１をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に、制御信号（ＩＮ２）によってＰｃｈトランジスタ１２をオフさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。最後に、制御信号ＩＮ３によってＰｃｈトランジスタ１３をオフさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００４０】ここで、Ｖ２＝（Ｒ・Ｖ１＋Ｒ２・Ｖ４）／（Ｒ２＋Ｒ）
Ｖ３＝（Ｒ・Ｖ１＋Ｒ１２・Ｖ４）／（Ｒ１２＋Ｒ）
Ｒ１２＝（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）
Ｖ４＜Ｖ３＜Ｖ２＜Ｖ１である。
【００４１】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４及びＶ４→Ｖ１の電圧変動を、それぞれＶ１→Ｖ２→Ｖ３→Ｖ４、Ｖ４→Ｖ３→Ｖ２→Ｖ１と３段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、隣接回路の端子ＯＵＴ２に発生する干渉ノイズをさらに減少させることができる。
【００４２】なお、端子ＯＵＴ１を駆動するプルアップ用のＰｃｈトランジスタについて、上記第１実施形態の図１に示す回路構成では２個で構成し、上記第２実施形態の図４に示す回路構成では３個で構成したが、３個以上で構成することにより、干渉ノイズを一層減少させることができる。
【００４３】具体的に説明すると、出力電圧Ｖ、出力端子ＯＵＴ１と基板間の容量Ｃ１、出力端子ＯＵＴ１と隣接端子ＯＵＴ２との間の容量Ｃ２とした場合、隣接端子ＯＵＴ２には、Ｖｎｏｉｓｅ＝Ｖ＊Ｃ２／（Ｃ２＋Ｃ１）
のノイズ（Ｖｎｏｉｓｅ）が発生する。
【００４４】端子ＯＵＴ１を駆動するＰｃｈトランジスタの個数をｎ（正の整数）個とすると、抵抗素子の個数はｎ−１個となる。本実施形態により段階的に電圧を出力させることにより、電圧幅がＶ（ｖ）からＶ／ｎ（ｖ）となる。また、隣接信号へのノイズ（Ｖｎｏｉｓｅ２）は、Ｖｎｏｉｓｅ２＝（Ｖ／ｎ）＊Ｃ２／（Ｃ２＋Ｃ１）
＝Ｖｎｏｉｓｅ／ｎとなり、ノイズは対策前の１／ｎとなる。
【００４５】ここで、例えばＰｃｈトランジスタを４個で構成する場合は、上述の図４に示した回路構成において、さらに上記同様に、Ｐｃｈトランジスタと抵抗素子を付加し、その制御回路の構成を図７に示す。
【００４６】この制御回路は、同図に示すように、クロックＩＮから分岐した制御信号（ＩＮ１）用信号経路と、制御信号（ＩＮ２）用信号経路と、制御信号（ＩＮ３）用信号経路と、制御信号（ＩＮ４）用信号経路とで構成されている。制御信号（ＩＮ１）用信号経路は、ＯＲゲート５１とディレイ回路５１ａ，５１ｂ，５１ｃから成り、制御信号（ＩＮ２）用信号経路は、ＯＲゲート５２とディレイ回路５２ａ，５２ｂから成り、制御信号（ＩＮ３）用信号経路は、ＡＮＤゲート６１とディレイ回路６１ａ，６１ｂから成り、制御信号（ＩＮ４）用信号経路は、ＡＮＤゲート６２とディレイ回路６２ａ，６２ｂ，６２ｃから成る。
【００４７】同様に、Ｐｃｈトランジスタと抵抗素子の個数が増加するに従い、その制御回路の構成は、ディレイ回路の個数を増加した制御信号用信号経路を増やしていく構成となる。
【００４８】また、抵抗素子Ｒ１，Ｒ２の代用として、Ｐｃｈトランジスタ１２，１３のオン抵抗を用いることも可能であり、この場合は、抵抗素子Ｒ１，Ｒ２を省略した構成となる。
【００４９】［第三実施形態］図８は、本発明の第三実施形態に係るノイズ低減回路の回路図である。
【００５０】このノイズ低減回路は、低電位側Ｖ４に各ソースが接続されたＮｃｈトランジスタ７１，７２と、Ｎｃｈトランジスタ７２のドレイン側に直列接続された抵抗素子Ｒ１とを備え、抵抗素子Ｒ１の一端とＮｃｈトランジスタ７１のドレイン側とが出力端子ＯＵＴ１で接続され、さらに出力端子ＯＵＴ１には、抵抗素子Ｒを介して高電位側Ｖ１に接続されている。
【００５１】そして、このノイズ低減回路の近傍には、Ｎｃｈトランジスタ８１とこのトランジスタ８１に接続される出力端子ＯＵＴ２を有する隣接回路が配置されている。
【００５２】より具体的に説明すると、図中のＶ４は、Ｎｃｈトランジスタ７１、Ｎｃｈトランジスタ７２、及びＮｃｈトランジスタ８１のソース電圧であり、Ｖ１は、Ｎｃｈトランジスタ７１，７２のオフ時のＯＵＴ１電圧及びＯＵＴ２電圧である。また、ＩＮ１は、Ｎｃｈトランジスタ７１のオン、オフ制御信号であり、ＩＮ２は、Ｎｃｈトランジスタ７２のオン、オフ制御信号であり、Ｒ１は、Ｎｃｈトランジスタ７２がオンした際、ＯＵＴ１に出力される電圧を制御するための抵抗素子である。
【００５３】さらに、本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｎｃｈトランジスタ７１，７２のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２に接続されている。なお、この制御回路は、上記図２に示した回路と同一構成の回路を用いることができる。
【００５４】本実施形態では、Ｎｃｈトランジスタ７２に抵抗素子Ｒ１を接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、端子ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、図９のタイミングチャートに示すように、まず制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオンさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００５５】端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、まず制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に、制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオフさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００５６】ここで、Ｖ２＝（Ｒ１・Ｖ１＋Ｒ・Ｖ４）／（Ｒ＋Ｒ１）
Ｖ４＜Ｖ２＜Ｖ１である。
【００５７】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４、Ｖ４→Ｖ１の電圧変動を、Ｖ１→Ｖ２→Ｖ４、Ｖ４→Ｖ２→Ｖ１と２段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより、端子ＯＵＴ２に発生される干渉ノイズを減少させることができる。
【００５８】［第四実施形態］図１０は、本発明の第四実施形態に係るノイズ低減回路の回路図であり、図８と共通の要素には同一の符号を付し、その説明を省略する。
【００５９】本実施形態のノイズ低減回路は、上述の図８に示した回路構成において、低電位側Ｖ４と出力端子ＯＵＴ１との間に、Ｎｃｈトランジスタ７３とこのトランジスタ７３に直列接続された抵抗素子Ｒ２とを接続したものである。Ｎｃｈトランジスタ７３は、制御信号ＩＮ３によりオン／オフ動作が制御される。抵抗素子Ｒ２は、Ｎｃｈトランジスタ７３がオンした際、端子ＯＵＴ１に出力される電圧を制御するための抵抗素子である。
【００６０】また、図中のＶ１は、Ｎｃｈトランジスタ７１，７２，７３が全てオフした時のＯＵＴ１電圧、並びにＮｃｈトランジスタ８１のオフ時のＯＵＴ２電圧となる。
【００６１】本実施形態では、出力端子ＯＵＴ１から出力される電圧の変化が段階的になるように、Ｎｃｈトランジスタ７１，７２，７３のオン／オフ動作タイミングを制御する制御回路が端子ＩＮ１，ＩＮ２，ＩＮ３に接続されている。なお、この制御回路は、上記図５に示した回路と同一構成の回路を用いることができる。
【００６２】本実施形態では、Ｎｃｈトランジスタ７２，７３それぞれに抵抗素子Ｒ１，Ｒ２を接続することにより、端子ＯＵＴ１に出力される電圧値を制御している。すなわち、端子ＯＵＴ１の電圧をＶ１からＶ４に変化させる場合には、図１１のタイミングチャートに示すように、まず制御信号ＩＮ３によってＮｃｈトランジスタ７３をオンさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。次に制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオンさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。最後に制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオンさせることにより、端子ＯＵＴ１にＶ４の電圧を出力する。
【００６３】端子ＯＵＴ１の電圧をＶ４からＶ１に変化させる場合には、まず制御信号（ＩＮ１）によってＮｃｈトランジスタ７１をオフさせることにより、端子ＯＵＴ１にＶ３の電圧を出力する。次に、制御信号（ＩＮ２）によってＮｃｈトランジスタ７２をオフさせることにより、端子ＯＵＴ１にＶ２の電圧を出力する。最後に、制御信号ＩＮ３によってＮｃｈトランジスタ７３をオフさせることにより、端子ＯＵＴ１にＶ１の電圧を出力する。
【００６４】ここで、Ｖ２＝（Ｒ２・Ｖ１＋Ｒ・Ｖ４）／（Ｒ＋Ｒ２）
Ｖ３＝（Ｒ１２・Ｖ１＋Ｒ・Ｖ４）／（Ｒ＋Ｒ１２）
Ｒ１２＝（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）
Ｖ４＜Ｖ３＜Ｖ２＜Ｖ１である。
【００６５】このように本実施形態では、端子ＯＵＴ１で起こるＶ１→Ｖ４、Ｖ４→Ｖ１の電圧変動を、Ｖ１→Ｖ２→Ｖ３→Ｖ４、Ｖ４→Ｖ３→Ｖ２→Ｖ１と３段階に分けに変化させることにより、急激な電圧変動を防ぎ、これにより端子ＯＵＴ２に発生される干渉ノイズをさらに減少させることができる。
【００６６】なお、端子ＯＵＴ１を駆動するプルダウン用のＮｃｈトランジスタについて、上記第３実施形態の図８に示す回路構成では２個で構成し、上記第４実施形態の図１０に示す回路構成では３個で構成したが、３個以上で構成することにより、上記第一及び第二実施形態と同様に、干渉ノイズを一層減少させることができる。
【００６７】また、抵抗素子Ｒ１，Ｒ２の代用として、Ｎｃｈトランジスタ７２，７３のオン抵抗を用いることも可能であり、この場合は、抵抗素子Ｒ１，Ｒ２を省略した構成となる。
【００６８】
【発明の効果】以上詳細に説明したように本発明によれば、クロストークノイズを安定して減少させることができ、クロストークノイズに起因する回路誤動作を確実に防止することが可能になる。
【図面の簡単な説明】
【図１】本発明の第一実施形態に係るノイズ低減回路の回路図である。
【図２】第一実施形態に係る制御回路の回路図である。
【図３】第一実施形態の動作を示すタイミングチャートである。
【図４】本発明の第二実施形態に係るノイズ低減回路の回路図である。
【図５】第二実施形態に係る制御信号（ＩＮ１），（ＩＮ２），（ＩＮ３）を生成する制御回路の回路図である。
【図６】第二実施形態の動作を示すタイミングチャートである。
【図７】Ｐｃｈトランジスタを４個で構成する場合の制御回路の回路図である。
【図８】本発明の第三実施形態に係るノイズ低減回路の回路図である。
【図９】第三実施形態の動作を示すタイミングチャートである。
【図１０】本発明の第四実施形態に係るノイズ低減回路の回路図である。
【図１１】第四実施形態の動作を示すタイミングチャートである。
【図１２】従来の論理回路（プルアップ）の一例を示す回路図である。
【図１３】図１２に示した論理回路の動作を示すタイミングチャートである。
【図１４】従来の論理回路（プルダウン）の一例を示す回路図である。
【図１５】図１４に示した論理回路の動作を示すタイミングチャートである。
【符号の説明】
１１，１２，１３，２１ Ｐｃｈトランジスタ
７１，７２，７３，８１ Ｎｃｈトランジスタ
Ｖ１ 高電位側
Ｖ４ 低電位側
Ｒ１，Ｒ２ 抵抗素子
ＯＵＴ１，ＯＵＴ２ 出力端子
【特許請求の範囲】
【請求項１】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項２】 電源側に並列に接続されたｎ個のトランジスタと、前記ｎ個のトランジスタのうちの１個である所定のトランジスタを除いた残りのｎ−１個のトランジスタの出力側にそれぞれ直列接続されたｎ−１個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記ｎ個のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項３】 前記ｎ個のトランジスタは、Ｐチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする請求項２記載のノイズ低減回路。
【請求項４】 前記ｎ個のトランジスタは、Ｎチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする請求項２記載のノイズ低減回路。
【請求項５】 前記抵抗手段は、前記ｎ−１個のトランジスタのオン抵抗で構成したことを特徴とする請求項２乃至請求項４記載のノイズ低減回路。
【請求項１】 電源側に並列に接続された第一及び第二のトランジスタと、前記第二のトランジスタの出力側に直列接続された抵抗手段とを設け、前記抵抗手段の出力側と前記第一のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記第一及び第二のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項２】 電源側に並列に接続されたｎ個のトランジスタと、前記ｎ個のトランジスタのうちの１個である所定のトランジスタを除いた残りのｎ−１個のトランジスタの出力側にそれぞれ直列接続されたｎ−１個の抵抗手段とを設け、前記各抵抗手段の出力側と前記所定のトランジスタの出力側とを出力ノードで接続し、前記出力ノードから出力される出力電圧の変化が段階的になるように前記ｎ個のトランジスタのオン／オフ動作タイミングを制御する制御回路を備えたことを特徴とするノイズ低減回路。
【請求項３】 前記ｎ個のトランジスタは、Ｐチャネル型トランジスタで構成し、プルアップ動作を行うことを特徴とする請求項２記載のノイズ低減回路。
【請求項４】 前記ｎ個のトランジスタは、Ｎチャネル型トランジスタで構成し、プルダウン動作を行うことを特徴とする請求項２記載のノイズ低減回路。
【請求項５】 前記抵抗手段は、前記ｎ−１個のトランジスタのオン抵抗で構成したことを特徴とする請求項２乃至請求項４記載のノイズ低減回路。
【図２】
【図８】
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図８】
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００３−７８４０２（Ｐ２００３−７８４０２Ａ）
【公開日】平成１５年３月１４日（２００３．３．１４）
【国際特許分類】
【出願番号】特願２００１−２６６２７７（Ｐ２００１−２６６２７７）
【出願日】平成１３年９月３日（２００１．９．３）
【出願人】（５９８０１０５６２）東芝エルエスアイシステムサポート株式会社 (119)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１５年３月１４日（２００３．３．１４）
【国際特許分類】
【出願日】平成１３年９月３日（２００１．９．３）
【出願人】（５９８０１０５６２）東芝エルエスアイシステムサポート株式会社 (119)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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