【課題】単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術を提供する。
【解決手段】受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数を有するサンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータに応じたクロック信号ＣＬＫ_ＩＮを分周比Ｎで分周する。周波数比較器２０は、第１分周器２２の出力信号と第２分周器２４の出力信号の位相差に応じた位相周波数差信号ＰＦＤを発生する。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、チャージポンプ回路４０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。 （もっと読む）

【課題】簡素な回路構成で、電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止できる位相ロックループ回路を提供する。
【解決手段】リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路１と、検出された位相差に応じた電流を容量に出力するチャージポンプ回路２と、容量に蓄積されている電荷に基づく制御電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振回路４とを有する位相ロックループ回路にて、制御電圧がロック状態時の電圧であった場合に電圧制御発振回路４の入力部に流れるリーク電流に等しい電流を生成し、生成された電流に応じた補正電流をカレントミラー回路を介して容量に出力するようにして、リーク電流による制御電圧の変動を抑制する。 （もっと読む）

【課題】ＰＬＬ回路の回路規模の増大を抑制しながら、安定性と周波数引込み速さとを独立に設定可能にする。
【解決手段】ＰＬＬ回路１は、信号を遅延する遅延閉ループ１９により発振信号を生成するリング発振部２と、位相比較部３、チャージポンプ４、平滑フィルタ５、平滑電流源６、遅れ成分フィルタ７、および補正電流源８を有する。遅れ成分フィルタ７は、平滑フィルタ５と並列にチャージポンプ４の出力に接続され、チャージポンプ４の出力信号に含まれる応答遅れ成分を抽出する。リング発振部２は、遅延閉ループ１９において信号を遅延する遅延部として、平滑電流源６および補正電流源８の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部１１を有する。 （もっと読む）

【課題】安定した高周波信号を発振する発振器および位相同期回路のループ帯域補正方法を実現する。
【解決手段】基準周波数の基準信号を発生する基準信号発生部と、前記基準信号とフィードバック信号との位相差に応じた電圧を出力する位相比較部と、前記位相比較部から出力された電圧が入力され、外部制御信号により、前記位相比較部から出力された電圧のゲインを調整するループフィルタと、前記ループフィルタによりゲインが調整された調整信号に応じた周波数の出力信号を発振する電圧制御発振部と、前記出力信号を分周した分周信号を前記フィードバック信号として前記位相比較部にフィードバックする分周部とを備える。 （もっと読む）

【課題】サンプルホールドタイミングを高精度に決定しながらも消費電力を抑えることが可能な撮像装置を提供する。
【解決手段】撮像素子と、撮像素子から出力される撮像信号ＯＳに相関二重サンプリング処理等を行うＡＦＥとを有するデジタルカメラであって、ＤＬＬ回路４０と、ＡＦＥを制御するための制御信号（サンプルホールドタイミングパルスｓｈｐ）をＤＬＬ回路４０から出力されるクロックｐｕｌｓｅに基づいて生成するパルス発生回路と、ブランキング期間中、ＤＬＬ回路４０を、そのロック状態を維持させたまま停止させる制御を行うＤＬＬ制御部５１とを備える。 （もっと読む）

【課題】外部からの基準周波数信号に電圧制御発振部からの周波数信号を同期させて出力するＰＬＬ装置において、外部からの基準信号に不具合が生じても周波数の変動が抑えられるようにすること。
【解決手段】外部からの基準周波数信号の信号レベルを監視し、その信号レベルが設定範囲内であるときには、位相差データ作成手段により作成された位相差に関するデータを用いてＰＬＬ制御を行うが、前記信号レベルが設定外れたときには、信号の供給が停止あるいは異常が起きたものと認識して記憶部に記憶されている位相差に関するデータ、例えば蓄積している最新のデータあるいは予め作成しておいたデータに切り替えてＰＬＬ制御を行う。 （もっと読む）

【課題】極めて高い周波数安定度が得られるＰＬＬ装置を提供すること
【解決手段】恒温槽付き水晶発振器（ＯＣＸＯ）から４０ＭＨｚの矩形波である周波数信号によりＡ／Ｄ（アナログ／ディジタル）変換部により標準信号をサンプリングし、そのディジタル信号を直交変換部により直交変換処理し、標準信号とＯＣＸＯからの周波数信号との位相差に相当する位相のベクトルを複素表示したときの実数部分（Ｉ）及び虚数部分（Ｑ）を取り出す。このベクトルの角速度を検出し、この角速度に対応する直流電圧をＰＷＭ制御部を介して生成し、ＯＣＸＯに供給する。 （もっと読む）

【目的】 入力信号のジッタのみに応じて適切なループフィルタ特性を適用可能なことを課題とする。
【構成】 入力信号ＩＮと発振出力ＯＵＴとの間の位相差を検出する位相比較器１１と、該位相比較器の比較出力を積分するループフィルタ１２と、該ループフィルタの出力に対応する周波数の前記発振出力を生成する発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、入力信号に位相同期し、十分に位相雑音の少ない基準信号ＰＬを生成するＰＬＬ回路２１と、入力信号と基準信号間の位相差を検出する位相比較器２２と、該位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によってループフィルタ１２の帯域幅を制御するフィルタ制御部２４とを備える。 （もっと読む）

【課題】 ＶＣＯの制御端子側のインピーダンスを低くし、ＶＣＯの位相雑音特性の劣化を防ぎ、ＶＣＯの固体バラツキや温度変化に対して固有周波数を一定値に保つＶＣＯ駆動回路及び周波数シンセサイザを提供する。
【解決手段】 粗調用周波数のデジタルデータをアナログ出力する粗調用ＤＡＣ４と、微調用周波数のデジタルデータをアナログ出力する微調用ＤＡＣ６と、粗調用ＤＡＣ４からの出力のノイズを除去してＶＣＯの制御端子への入力とする応答速度の遅いＬＰＦ５と、微調用ＤＡＣ６からの出力を電圧に変換し、信号の平滑化を行う応答速度の速いＬＰＦ７と、ＬＰＦ５の入力段とＬＰＦ７の入力段とを抵抗Ｒ6 で接続し、ＬＰＦ５の出力とＬＰＦ７の出力とをコンデンサＣ8 で容量結合し、ＬＰＦ７に電圧制御手段としての可変抵抗Ｒ4 を設けたＶＣＯ駆動回路及びそれを備えた周波数シンセサイザである。 （もっと読む）

【課題】ＰＬＬを用いた周波数変調器を簡素化する。
【解決手段】周波数変調器１００において、ＶＣＯ１２は、入力端子１３に印加された電圧Ｖｃｎｔに応じた周波数で発振する。分周器１４は、ＶＣＯ１２の出力信号Ｓｏｕｔを分周する。位相比較器１６は、分周器１４の出力信号Ｓｆｂを、基準クロック信号ＣＫｒｅｆと比較し、位相差に応じた電圧Ｖｐｃを出力する。ループフィルタ１８は、位相比較器１６の出力端子１７からＶＣＯ１２の入力端子１３に至る経路上に設けられ、位相比較器１６の出力電圧Ｖｐｃの高周波成分を除去する。ループフィルタ１８が位相比較器１６の出力端子１７からＶＣＯ１２の入力端子１３に至る経路と接続される端子とは別に、変調信号Ｓｉｎを入力するための端子１９をループフィルタ１８に設ける。 （もっと読む）

【課題】ループフィルタを構成するＭＯＳトランジスタのリーク電流による電圧制御発振回路のコントロール電圧の変動を防止し、回路面積の縮小が図られたＰＬＬ回路を提供する。
【解決手段】
ループフィルタの電圧をサンプリングし保持するサンプル・ホールド回路と、そのサンプル・ホールド回路により保持された保持電圧とループフィルタの電圧を比較する演算増幅器と、比較結果によりループフィルタから漏洩したリーク電流を補償するリーク電流補償経路を備え、ループフィルタを構成するＭＯＳ容量のゲート酸化膜をサンプル・ホールド回路を構成するＭＯＳ容量のゲート酸化膜よりも薄いものを用いる。 （もっと読む）

【課題】ロックアップタイムが短縮でき、かつ回路規模も小さくて済むＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザにおいて、ループフィルタ７をノッチ周波数がリファレンス周波数に設定されたツインＴ型ノッチフィルタ７１とツインＴ型ノッチフィルタ７１の後ろに直列接続されたローパスフィルタ７２とで構成すると共に、ツインＴ型ノッチフィルタ７１の一部を構成する抵抗Ｒ２とローパスフィルタ７２の一部を構成する抵抗Ｒ２とを共用にした。 （もっと読む）

【課題】電流制御型発振回路を用いた発振器において、位相雑音特性の劣化やデッドロック状態となることを回避して、安定した発振動作を実現することを目的とする。
【解決手段】発振周波数制御回路を構成する差動増幅回路の差動対の各電流経路に抵抗Ｑ１、Ｑ３を挿入し、差動対の出力電流Ｉa，Ｉbの直線領域における傾きを緩やかにする。また当該差動対の一方のトランジスタのベースに印加する基準電圧を低く設定することで、直線領域を低電圧側にシフトさせ、低電圧側の飽和領域が生じないようにする。さらに、電流制御型発振回路の出力信号と基準信号との位相の比較結果を発振周波数制御電圧に変換する際に、回路共通の正電圧電源Ｖccに代えてレギュレータの出力によりの上限電圧を制限することで、直線領域より上側の飽和領域にが移動しないようにする。 （もっと読む）

【課題】 入力信号と比較信号との位相比較により位相同期化する位相同期回路に関し、ピークジッタの抑圧を図る。
【解決手段】 入力信号ＩＮと比較信号ＣＯＭＰとの位相を比較する位相比較器１と、この位相比較器１の比較出力信号を入力するチャージポンプ２と、このチャージポンプ２の出力信号を入力するループフィルタ３と、このループフィルタ３の出力信号を制御電圧として入力する電圧制御発振器４とを含む位相同期回路に於いて、チャージポンプ３と電圧制御発振器４との間に、制御電圧を、位相比較器１の不感帯の外で位相同期状態となるようにシフトする電圧シフト回路６を設けた。 （もっと読む）

【課題】 従来のＰＬＬ回路においては、分周比の切替え後可変分周器の出力（帰還側パルス）の最初の立上がりが基準側分周器の出力（基準側パルス）の立上がりよりも早くなるか遅くなるかは、一義的に決まっておらず、分周比の切替えタイミングに依存してしまい、周波数引込み時間が変動するという問題点があった。
【解決手段】 発振系回路から供給される局部発振信号の周波数は、フィルタからの出力電圧に従って変更され、アンテナから受信される信号と上記局部発振信号とを合成する受信系回路と、第２の制御信号に応答して、上記フィルタに所定の電圧をセットする設定手段と、上記第１の制御信号を生成し、上記発振系回路から供給され上記第１の周波数から上記第２の周波数へ変更される局部発振信号の変化に応じて上記第２の制御信号を生成する制御手段とを含むことようにした。 （もっと読む）

【課題】 周波数を切替えた際に短時間に希望する周波数に収束するものであって、しかもＣＰＵなどを必要としない簡単な構成で、かつ安価なＰＬＬ回路を提供する。
【解決手段】 ＰＬＬ回路は、基準信号Ｓ０と出力信号Ｓ１とが入力される周波数検出回路６を備えている。周波数検出回路６は、基準信号Ｓ０の周波数と電圧制御発振回路４からフィードバックされる出力信号Ｓ１の周波数とを比較して、出力信号Ｓ１の周波数が所定の範囲内に入ったときに、ローパスフィルタ３に対してアクティブ信号を出力するように構成される。この周波数検出回路６から出力されるアクティブ信号によりローパスフィルタ３の時定数を大きくするように制御している。 （もっと読む）