位相同期回路
【目的】 入力信号のジッタのみに応じて適切なループフィルタ特性を適用可能なことを課題とする。
【構成】 入力信号ＩＮと発振出力ＯＵＴとの間の位相差を検出する位相比較器１１と、該位相比較器の比較出力を積分するループフィルタ１２と、該ループフィルタの出力に対応する周波数の前記発振出力を生成する発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、入力信号に位相同期し、十分に位相雑音の少ない基準信号ＰＬを生成するＰＬＬ回路２１と、入力信号と基準信号間の位相差を検出する位相比較器２２と、該位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によってループフィルタ１２の帯域幅を制御するフィルタ制御部２４とを備える。
【構成】 入力信号ＩＮと発振出力ＯＵＴとの間の位相差を検出する位相比較器１１と、該位相比較器の比較出力を積分するループフィルタ１２と、該ループフィルタの出力に対応する周波数の前記発振出力を生成する発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、入力信号に位相同期し、十分に位相雑音の少ない基準信号ＰＬを生成するＰＬＬ回路２１と、入力信号と基準信号間の位相差を検出する位相比較器２２と、該位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によってループフィルタ１２の帯域幅を制御するフィルタ制御部２４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相同期回路に関し、更に詳しくは、入力信号と第１の発振出力との間の位相差を検出する第１の位相比較器と、該第１の位相比較器の比較出力を積分する第１のループフィルタと、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路とを備え、入力信号に位相同期した発振信号を出力する位相同期回路に関する。
【背景技術】
【０００２】
位相同期回路は、通信装置等における入力信号（クロック信号）のジッタ抑圧や、クロック周波数の乗り換えの目的で使用される。入力信号のジッタは位相同期回路内のループフィルタによって抑圧されるが、位相同期回路が使用される環境（通信システムの特性等）に応じてループフィルタのカットオフ周波数（帯域幅）を適切に変更する必要がある。
【０００３】
従来は、予め複数種帯域のル−プフイルタを設けておき、入力の基準信号とＶＣＯの出力信号との間の位相差を比較して該比較信号のジツタ成分を監視すると共に、検出したジツタ成分を減少させるのに適したル−プフイルタを選択するＰＬＬ同期回路が知られている（特許文献１）。
【特許文献１】特開平０４−０９６５１４（要約，図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来技術のように入力信号とＶＣＯ出力との間の位相差を監視する方式であると、監視対象のジッタは、入力信号のジッタのみならず、ＶＣＯ出力のジッタにも同時に影響を受けることになるため、ループフィルタの適切な切替えを行えない。
【０００５】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的とする所は、入力信号のジッタのみに応じて適切なループフィルタ特性を適用可能な位相同期回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題は例えば図１の構成により解決される。即ち、本発明（１）の位相同期回路は、入力信号ＩＮと第１の発振出力ＯＵＴとの間の位相差を検出する第１の位相比較器１１と、該第１の位相比較器の比較出力を積分する第１のループフィルタ１２と、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、前記入力信号に位相同期し、該入力信号に比べて十分に位相雑音の少ない基準信号ＰＬを生成するＰＬＬ回路２１と、前記入力信号と基準信号間の位相差を検出する第２の位相比較器２２と、該第２の位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によって前記第１のループフィルタ１２の帯域幅（カットオフ周波数）を制御するフィルタ制御部２４とを備えるものである。
【０００７】
本発明（１）では、ＰＬＬ回路２１により低ジッタの基準信号ＰＬを生成し、入力信号ＩＮのみからのジッタ成分を抽出可能な構成により、入力信号ＩＮの位相、周波数に速やかに追従すると共に、そのジッタ成分を十分に抑制可能なループフィルタ特性を容易に設
定可能となる。従って、位相同期回路の使用される様々な通信環境によらず、常に適切な応答特性で安定な出力信号ＯＵＴを生成できる。
【０００８】
また上記の課題は例えば図４の構成により解決される。即ち、本発明（２）の位相同期回路は、入力信号ＩＮと第１の発振出力ＯＵＴとの間の位相差を検出する第１の位相比較器１１と、該第１の位相比較器の比較出力を積分する第１のループフィルタ１２と、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、前記入力信号を所定時間遅延させた遅延信号ＤＬを出力する遅延回路３１と、前記入力信号と遅延信号間の位相差を検出する第２の位相比較器２２と、該第２の位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によって前記第１のループフィルタ１２の帯域幅（カットオフ周波数）を制御するフィルタ制御部２４とを備えるものである。
【０００９】
本発明（２）では、入力信号と比較する基準信号（基準位相）の生成に遅延回路３１を使用する構成により、位相同期回路を低コストで提供できる。
【００１０】
本発明（３）では、上記本発明（１）又は（２）において、フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた１又は２以上の周波数成分のうち最大振幅のものに対応する第１の周波数ｆ１に対して１／１０〜１／１００の範囲内の周波数を第２の周波数ｆ２とするものである。従って、入力ジッタの主成分に応じた適正なループフィルタを設定できる。
【００１１】
本発明（４）では、上記本発明（１）又は（２）において、フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた所定閾値を超える１又は２以上の周波数成分のうち最低周波数のものに対応する第１の周波数ｆ１に対して１／１０〜１／１００の範囲内の周波数を第２の周波数ｆ２とするものである。従って、入力ジッタの低周波成分を考慮した適正なループフィルタを設定できる。
【００１２】
本発明（５）では、上記本発明（１）〜（４）において、第１のループフィルタ１２をデジタルフィルタで構成したものである。
【発明の効果】
【００１３】
以上述べた如く本発明によれば、位相同期回路の使用される様々な通信環境によらず、常に適切な応答特性で安定な出力信号ＯＵＴを生成できるため、位相同期回路の信頼性向上に寄与するところが大きい。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００１５】
図１は第１の実施の形態による位相同期回路のブロック図で、入力クロック信号のジッタ測定回路にＰＬＬ回路を使用した場合を示している。図において、１１は入力のクロック信号ＩＮとＶＣＯ１３の発振出力ＯＵＴとの間の位相差を検出する位相比較器、１２は位相比較器１１の比較出力（位相誤差）Ｅ１を積分するループフィルタ、１３はループフィルタ１２の出力信号Ｖ１に対応する周波数のクロック信号ＯＵＴを生成する電圧制御発振器（ＶＣＯ）、２０は入力信号ＩＮのジッタ成分を検出するジッタ測定回路、２２は入力のクロック信号ＩＮとＰＬＬ回路２１の発振出力ＰＬとの間の位相差を検出する位相比較器、２３は位相比較器２２の比較出力を積分するローパスフィルタ、２４はローパスフ
ィルタの出力信号を周波数分析し、その分析結果に応じてル−プフィルタ１２の応答特性を切り替えるフィルタ制御部である。
【００１６】
ＰＬＬ回路２１は入力信号ＩＮに位相同期し、該入力信号に比べて十分に位相雑音の少ない基準クロック信号ＰＬを生成する。挿入図（ａ）にＰＬＬ回路２１の構成を示す。図において、４１は入力信号ＩＮとＶＣＯ４３の発振出力ＰＬとの間の位相を比較する位相比較器、４２は位相比較器４１の比較出力Ｅ３を積分するループフィルタ、４３はループフィルタ４２の出力信号Ｖ３に対応する周波数のクロック信号ＰＬを生成する電圧制御発振器（ＶＣＯ）である。
【００１７】
このＰＬＬ回路２１は、位相雑音特性に優れたＶＣＯ４３を備えると共に、ループフィルタ４２のカットオフ周波数（帯域）を想定される入力信号ＩＮのジッタに対して十分に低く設定してあるため、出力には入力信号ＩＮに位相同期したジッタの少ない基準クロック信号ＰＬが得られる。
【００１８】
図３に第１の実施の形態によるジッタ測定回路の動作タイミングチャートを示す。入力のクロック信号ＩＮにはジッタが含まれており、該クロック信号ＩＮの公称周波数に対応する周期を基準として、相対的な遅れ位相（周期が長い場合）を−１、基準位相を０、進み位相（周期が短い場合）を＋１でそれぞれ表している。一方、ＰＬＬ回路２１の出力の基準信号ＰＬは入力信号ＩＮに位相同期しており、ジッタ成分を殆ど含んでいない。この状態で、位相比較器２２は入力信号ＩＮと基準信号ＰＬとの間の位相を比較しており、入力信号ＩＮの位相が遅れた時は誤差信号Ｅ２＝＋１、同一位相の時はＥ２＝０、進んだ時は誤差信号Ｅ２＝−１の比較結果信号をそれぞれ出力する。ローパスフィルタ２３では比較信号（位相誤差信号）Ｅ２を積分し、積分信号Ｖ２を出力する。この積分信号Ｖ２には入力信号ＩＮのジッタ成分が反映されている。
【００１９】
図１において、フィルタ制御部２４は、ローパスフィルタ２３の出力信号Ｖ２を不図示のＦＦＴ演算器等により周波数解析し、得られた１又は２以上の周波数成分（シーケンシ）に基づき該出力信号Ｖ２の周波数を代表するような第１の周波数ｆ１を求めると共に、該第１の周波数ｆ１よりも低い一定の関係にある第２の周波数ｆ２によってループフィルタ１２の帯域幅（カットオフ周波数）ｆ２を制御する。
【００２０】
図２（Ａ）に一例のループフィルタ１２の構成を示す。このループフィルタ１２はラグ・リードタイプのアクティブフィルタからなっており、各素子Ｒ１，Ｒ２，Ｃの値を基準として、これらにスイッチ回路Ｓ１〜Ｓ３によりＲ１１，Ｒ２１，Ｃ１１等を付加／削除することにより、位相同期回路の閉ループ伝達関数を変更可能となっている。
【００２１】
即ち、参考文献（「ＰＬＬ周波数シンセサイザ・回路設計法」小沢利行著：総合電子出版社）によれば、アクティブフィルタ１２を使用した位相同期回路の閉ループ伝達関数Ｍ（ｓ）＝ＯＵＴ（ｓ）／ＩＮ（ｓ）は、これを周波数特性の絶対｜Ｍ（ｊω）｜で表すと、（１）式、
【００２２】
【数１】
【００２３】
で与えられる。ここで、自然角周波数ωnは、
【００２４】
【数２】
【００２５】
で与えられ、またダンピングファクタζは、
【００２６】
【数３】
【００２７】
で与えられる。ここで、ループゲインＫは、位相比較器のゲインＫｐとＶＣＯの感度Ｋｖとの積によって与えられる。
【００２８】
図２（Ｂ）に位相同期回路の伝達関数｜Ｍ（ｊω）｜の周波数特性を示す。位相同期回路のカットオフ周波数（帯域幅）ｆ２は｜Ｍ（ｊω）｜＝１／√２（−３ｄＢ）を解くことにより、（４）式、
【００２９】
【数４】
【００３０】
で与えられる。即ち、位相同期回路のカットオフ周波数ｆ２はダンピングファクタζの関数となっており、本実施の形態にでは、回路の応答速度とオーバシュートとを考慮して、例えばζ＝０．７０７に選ばれる。
【００３１】
従って、上記（３）式から所望のカットオフ周波数ｆ２を得るためのＲ１，Ｒ２，Ｃの値を決定できる。本実施の形態では、所領のカットオフ周波数ｆ２を得るためのＲ１１，Ｒ１２、Ｒ２１，Ｒ２２，Ｃ１１，Ｃ１２の組が予めテーブル化（不図示）されており、フィルタ制御部２４は以下の方法により求めたカットオフ周波数ｆ２でテーブルを参照してループフィルタ１２の特性を切り替える。
【００３２】
具体的には、今、入力信号ＩＮのジッタで支配的な周波数成分がｆ１であったとすると、位相同期回路のカットオフ周波数ｆ２が、ｆ２≪ｆ１となるようにループフィルタ１２を制御する。但し、このカットオフ周波数ｆ２はあまり小さくし過ぎると入力信号ＩＮに
対する追従性が損なわれるので、ｆ２≪ｆ１の関係を満足した上で、できるだけ高くする。例えばｆ１の１／１０〜１／１００の範囲内でｆ２を決定する。
【００３３】
この場合に、入力ジッタの支配的な周波数成分ｆ１としては、例えばローパスフィルタ２３の出力を周波数解析して得られた１又は２以上の周波数成分のうち最大振幅のものに対応する周波数を第１の周波数ｆ１とする。或いは、ローパスフィルタ出力を周波数解析して得られた所定閾値を超える１又は２以上の周波数成分のうち最低周波数又は最高周波数のものに対応する周波数を第１の周波数ｆ１とする。以上の構成により、入力のクロック信号ＩＮに位相同期した発振信号ＯＵＴを適正に出力できる。
【００３４】
図４は第２の実施の形態による位相同期回路のブロック図で、入力信号のジッタ測定回路に遅延回路を使用した場合を示している。図において、３０はジッタ測定回路、３１は入力信号ＩＮを所定時間（公称周波数に対応する１周期）だけ遅延させる遅延回路である。その他の構成については上記図１で述べたものと同様で良い。本第２の実施の形態では基準クロック信号を持たないため入力ジッタの検出精度は劣るが、ＰＬＬ２１の内部で使用したような位相雑音特性の優れた発振器４３が不要となるため、コストダウンが図れる。
【００３５】
図５に第２の実施の形態によるジッタ測定回路の動作タイミングチャートを示す。入力のクロック信号ＩＮには上記図３で述べたものと同様のジッタが含まれている。遅延回路３１は入力信号ＩＮを所定時間（公称周波数に対応する１周期分）だけ遅延する。この状態で、位相比較器２２は入力信号ＩＮと遅延信号ＤＬとの間の位相を比較しており、入力信号ＩＮの位相が進んだ時は誤差信号Ｅ２＝−１、同一位相の時はＥ２＝０、遅れた時は誤差信号Ｅ２＝＋１の比較結果信号をそれぞれ出力する。ローパスフィルタ２３では比較信号（位相誤差信号）Ｅ２を積分し、積分信号Ｖ２を出力する。この積分信号Ｖ２には入力信号ＩＮのジッタ成分が反映されている。その他の構成についての動作は上記第１の実施の形態で述べたものと同様でよい。
【００３６】
なお、上記角実施の形態ではループフィルタ１２にラグ・リードタイプのアクティブフィルタを使用したが、これに限定されない。通常のラグフィルタ、ラグリードフィルタ等を使用しても良い。また、ループフィルタ１２をデジタルフィルタで構成し、ＬＳＩ化すれば、ＬＳＩ内部のフィルタ係数の変更のみでループフィルタ１２の特性を変えることができる。
【００３７】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、処理及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【図面の簡単な説明】
【００３８】
【図１】第１の実施の形態による位相同期回路のブロック図である。
【図２】実施の形態によるループフィルタを説明する図である。
【図３】第１の実施の形態によるジッタ測定回路の動作タイミングチャートである。
【図４】第２の実施の形態による位相同期回路のブロック図である。
【図５】第２の実施の形態によるジッタ測定回路の動作タイミングチャートである。
【符号の説明】
【００３９】
１１ 位相比較器
１２ ループフィルタ
１３ 電圧制御発振器（ＶＣＯ）
２０ ジッタ測定回路
２１ ＰＬＬ回路
２２ 位相比較器
２３ ローパスフィルタ
２４ フィルタ制御部
３１ 遅延回路
【技術分野】
【０００１】
本発明は位相同期回路に関し、更に詳しくは、入力信号と第１の発振出力との間の位相差を検出する第１の位相比較器と、該第１の位相比較器の比較出力を積分する第１のループフィルタと、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路とを備え、入力信号に位相同期した発振信号を出力する位相同期回路に関する。
【背景技術】
【０００２】
位相同期回路は、通信装置等における入力信号（クロック信号）のジッタ抑圧や、クロック周波数の乗り換えの目的で使用される。入力信号のジッタは位相同期回路内のループフィルタによって抑圧されるが、位相同期回路が使用される環境（通信システムの特性等）に応じてループフィルタのカットオフ周波数（帯域幅）を適切に変更する必要がある。
【０００３】
従来は、予め複数種帯域のル−プフイルタを設けておき、入力の基準信号とＶＣＯの出力信号との間の位相差を比較して該比較信号のジツタ成分を監視すると共に、検出したジツタ成分を減少させるのに適したル−プフイルタを選択するＰＬＬ同期回路が知られている（特許文献１）。
【特許文献１】特開平０４−０９６５１４（要約，図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記従来技術のように入力信号とＶＣＯ出力との間の位相差を監視する方式であると、監視対象のジッタは、入力信号のジッタのみならず、ＶＣＯ出力のジッタにも同時に影響を受けることになるため、ループフィルタの適切な切替えを行えない。
【０００５】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的とする所は、入力信号のジッタのみに応じて適切なループフィルタ特性を適用可能な位相同期回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題は例えば図１の構成により解決される。即ち、本発明（１）の位相同期回路は、入力信号ＩＮと第１の発振出力ＯＵＴとの間の位相差を検出する第１の位相比較器１１と、該第１の位相比較器の比較出力を積分する第１のループフィルタ１２と、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、前記入力信号に位相同期し、該入力信号に比べて十分に位相雑音の少ない基準信号ＰＬを生成するＰＬＬ回路２１と、前記入力信号と基準信号間の位相差を検出する第２の位相比較器２２と、該第２の位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によって前記第１のループフィルタ１２の帯域幅（カットオフ周波数）を制御するフィルタ制御部２４とを備えるものである。
【０００７】
本発明（１）では、ＰＬＬ回路２１により低ジッタの基準信号ＰＬを生成し、入力信号ＩＮのみからのジッタ成分を抽出可能な構成により、入力信号ＩＮの位相、周波数に速やかに追従すると共に、そのジッタ成分を十分に抑制可能なループフィルタ特性を容易に設
定可能となる。従って、位相同期回路の使用される様々な通信環境によらず、常に適切な応答特性で安定な出力信号ＯＵＴを生成できる。
【０００８】
また上記の課題は例えば図４の構成により解決される。即ち、本発明（２）の位相同期回路は、入力信号ＩＮと第１の発振出力ＯＵＴとの間の位相差を検出する第１の位相比較器１１と、該第１の位相比較器の比較出力を積分する第１のループフィルタ１２と、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路１３とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、前記入力信号を所定時間遅延させた遅延信号ＤＬを出力する遅延回路３１と、前記入力信号と遅延信号間の位相差を検出する第２の位相比較器２２と、該第２の位相比較器の比較出力を積分するローパスフィルタ２３と、該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数ｆ１を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数ｆ２によって前記第１のループフィルタ１２の帯域幅（カットオフ周波数）を制御するフィルタ制御部２４とを備えるものである。
【０００９】
本発明（２）では、入力信号と比較する基準信号（基準位相）の生成に遅延回路３１を使用する構成により、位相同期回路を低コストで提供できる。
【００１０】
本発明（３）では、上記本発明（１）又は（２）において、フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた１又は２以上の周波数成分のうち最大振幅のものに対応する第１の周波数ｆ１に対して１／１０〜１／１００の範囲内の周波数を第２の周波数ｆ２とするものである。従って、入力ジッタの主成分に応じた適正なループフィルタを設定できる。
【００１１】
本発明（４）では、上記本発明（１）又は（２）において、フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた所定閾値を超える１又は２以上の周波数成分のうち最低周波数のものに対応する第１の周波数ｆ１に対して１／１０〜１／１００の範囲内の周波数を第２の周波数ｆ２とするものである。従って、入力ジッタの低周波成分を考慮した適正なループフィルタを設定できる。
【００１２】
本発明（５）では、上記本発明（１）〜（４）において、第１のループフィルタ１２をデジタルフィルタで構成したものである。
【発明の効果】
【００１３】
以上述べた如く本発明によれば、位相同期回路の使用される様々な通信環境によらず、常に適切な応答特性で安定な出力信号ＯＵＴを生成できるため、位相同期回路の信頼性向上に寄与するところが大きい。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００１５】
図１は第１の実施の形態による位相同期回路のブロック図で、入力クロック信号のジッタ測定回路にＰＬＬ回路を使用した場合を示している。図において、１１は入力のクロック信号ＩＮとＶＣＯ１３の発振出力ＯＵＴとの間の位相差を検出する位相比較器、１２は位相比較器１１の比較出力（位相誤差）Ｅ１を積分するループフィルタ、１３はループフィルタ１２の出力信号Ｖ１に対応する周波数のクロック信号ＯＵＴを生成する電圧制御発振器（ＶＣＯ）、２０は入力信号ＩＮのジッタ成分を検出するジッタ測定回路、２２は入力のクロック信号ＩＮとＰＬＬ回路２１の発振出力ＰＬとの間の位相差を検出する位相比較器、２３は位相比較器２２の比較出力を積分するローパスフィルタ、２４はローパスフ
ィルタの出力信号を周波数分析し、その分析結果に応じてル−プフィルタ１２の応答特性を切り替えるフィルタ制御部である。
【００１６】
ＰＬＬ回路２１は入力信号ＩＮに位相同期し、該入力信号に比べて十分に位相雑音の少ない基準クロック信号ＰＬを生成する。挿入図（ａ）にＰＬＬ回路２１の構成を示す。図において、４１は入力信号ＩＮとＶＣＯ４３の発振出力ＰＬとの間の位相を比較する位相比較器、４２は位相比較器４１の比較出力Ｅ３を積分するループフィルタ、４３はループフィルタ４２の出力信号Ｖ３に対応する周波数のクロック信号ＰＬを生成する電圧制御発振器（ＶＣＯ）である。
【００１７】
このＰＬＬ回路２１は、位相雑音特性に優れたＶＣＯ４３を備えると共に、ループフィルタ４２のカットオフ周波数（帯域）を想定される入力信号ＩＮのジッタに対して十分に低く設定してあるため、出力には入力信号ＩＮに位相同期したジッタの少ない基準クロック信号ＰＬが得られる。
【００１８】
図３に第１の実施の形態によるジッタ測定回路の動作タイミングチャートを示す。入力のクロック信号ＩＮにはジッタが含まれており、該クロック信号ＩＮの公称周波数に対応する周期を基準として、相対的な遅れ位相（周期が長い場合）を−１、基準位相を０、進み位相（周期が短い場合）を＋１でそれぞれ表している。一方、ＰＬＬ回路２１の出力の基準信号ＰＬは入力信号ＩＮに位相同期しており、ジッタ成分を殆ど含んでいない。この状態で、位相比較器２２は入力信号ＩＮと基準信号ＰＬとの間の位相を比較しており、入力信号ＩＮの位相が遅れた時は誤差信号Ｅ２＝＋１、同一位相の時はＥ２＝０、進んだ時は誤差信号Ｅ２＝−１の比較結果信号をそれぞれ出力する。ローパスフィルタ２３では比較信号（位相誤差信号）Ｅ２を積分し、積分信号Ｖ２を出力する。この積分信号Ｖ２には入力信号ＩＮのジッタ成分が反映されている。
【００１９】
図１において、フィルタ制御部２４は、ローパスフィルタ２３の出力信号Ｖ２を不図示のＦＦＴ演算器等により周波数解析し、得られた１又は２以上の周波数成分（シーケンシ）に基づき該出力信号Ｖ２の周波数を代表するような第１の周波数ｆ１を求めると共に、該第１の周波数ｆ１よりも低い一定の関係にある第２の周波数ｆ２によってループフィルタ１２の帯域幅（カットオフ周波数）ｆ２を制御する。
【００２０】
図２（Ａ）に一例のループフィルタ１２の構成を示す。このループフィルタ１２はラグ・リードタイプのアクティブフィルタからなっており、各素子Ｒ１，Ｒ２，Ｃの値を基準として、これらにスイッチ回路Ｓ１〜Ｓ３によりＲ１１，Ｒ２１，Ｃ１１等を付加／削除することにより、位相同期回路の閉ループ伝達関数を変更可能となっている。
【００２１】
即ち、参考文献（「ＰＬＬ周波数シンセサイザ・回路設計法」小沢利行著：総合電子出版社）によれば、アクティブフィルタ１２を使用した位相同期回路の閉ループ伝達関数Ｍ（ｓ）＝ＯＵＴ（ｓ）／ＩＮ（ｓ）は、これを周波数特性の絶対｜Ｍ（ｊω）｜で表すと、（１）式、
【００２２】
【数１】
【００２３】
で与えられる。ここで、自然角周波数ωnは、
【００２４】
【数２】
【００２５】
で与えられ、またダンピングファクタζは、
【００２６】
【数３】
【００２７】
で与えられる。ここで、ループゲインＫは、位相比較器のゲインＫｐとＶＣＯの感度Ｋｖとの積によって与えられる。
【００２８】
図２（Ｂ）に位相同期回路の伝達関数｜Ｍ（ｊω）｜の周波数特性を示す。位相同期回路のカットオフ周波数（帯域幅）ｆ２は｜Ｍ（ｊω）｜＝１／√２（−３ｄＢ）を解くことにより、（４）式、
【００２９】
【数４】
【００３０】
で与えられる。即ち、位相同期回路のカットオフ周波数ｆ２はダンピングファクタζの関数となっており、本実施の形態にでは、回路の応答速度とオーバシュートとを考慮して、例えばζ＝０．７０７に選ばれる。
【００３１】
従って、上記（３）式から所望のカットオフ周波数ｆ２を得るためのＲ１，Ｒ２，Ｃの値を決定できる。本実施の形態では、所領のカットオフ周波数ｆ２を得るためのＲ１１，Ｒ１２、Ｒ２１，Ｒ２２，Ｃ１１，Ｃ１２の組が予めテーブル化（不図示）されており、フィルタ制御部２４は以下の方法により求めたカットオフ周波数ｆ２でテーブルを参照してループフィルタ１２の特性を切り替える。
【００３２】
具体的には、今、入力信号ＩＮのジッタで支配的な周波数成分がｆ１であったとすると、位相同期回路のカットオフ周波数ｆ２が、ｆ２≪ｆ１となるようにループフィルタ１２を制御する。但し、このカットオフ周波数ｆ２はあまり小さくし過ぎると入力信号ＩＮに
対する追従性が損なわれるので、ｆ２≪ｆ１の関係を満足した上で、できるだけ高くする。例えばｆ１の１／１０〜１／１００の範囲内でｆ２を決定する。
【００３３】
この場合に、入力ジッタの支配的な周波数成分ｆ１としては、例えばローパスフィルタ２３の出力を周波数解析して得られた１又は２以上の周波数成分のうち最大振幅のものに対応する周波数を第１の周波数ｆ１とする。或いは、ローパスフィルタ出力を周波数解析して得られた所定閾値を超える１又は２以上の周波数成分のうち最低周波数又は最高周波数のものに対応する周波数を第１の周波数ｆ１とする。以上の構成により、入力のクロック信号ＩＮに位相同期した発振信号ＯＵＴを適正に出力できる。
【００３４】
図４は第２の実施の形態による位相同期回路のブロック図で、入力信号のジッタ測定回路に遅延回路を使用した場合を示している。図において、３０はジッタ測定回路、３１は入力信号ＩＮを所定時間（公称周波数に対応する１周期）だけ遅延させる遅延回路である。その他の構成については上記図１で述べたものと同様で良い。本第２の実施の形態では基準クロック信号を持たないため入力ジッタの検出精度は劣るが、ＰＬＬ２１の内部で使用したような位相雑音特性の優れた発振器４３が不要となるため、コストダウンが図れる。
【００３５】
図５に第２の実施の形態によるジッタ測定回路の動作タイミングチャートを示す。入力のクロック信号ＩＮには上記図３で述べたものと同様のジッタが含まれている。遅延回路３１は入力信号ＩＮを所定時間（公称周波数に対応する１周期分）だけ遅延する。この状態で、位相比較器２２は入力信号ＩＮと遅延信号ＤＬとの間の位相を比較しており、入力信号ＩＮの位相が進んだ時は誤差信号Ｅ２＝−１、同一位相の時はＥ２＝０、遅れた時は誤差信号Ｅ２＝＋１の比較結果信号をそれぞれ出力する。ローパスフィルタ２３では比較信号（位相誤差信号）Ｅ２を積分し、積分信号Ｖ２を出力する。この積分信号Ｖ２には入力信号ＩＮのジッタ成分が反映されている。その他の構成についての動作は上記第１の実施の形態で述べたものと同様でよい。
【００３６】
なお、上記角実施の形態ではループフィルタ１２にラグ・リードタイプのアクティブフィルタを使用したが、これに限定されない。通常のラグフィルタ、ラグリードフィルタ等を使用しても良い。また、ループフィルタ１２をデジタルフィルタで構成し、ＬＳＩ化すれば、ＬＳＩ内部のフィルタ係数の変更のみでループフィルタ１２の特性を変えることができる。
【００３７】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、処理及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【図面の簡単な説明】
【００３８】
【図１】第１の実施の形態による位相同期回路のブロック図である。
【図２】実施の形態によるループフィルタを説明する図である。
【図３】第１の実施の形態によるジッタ測定回路の動作タイミングチャートである。
【図４】第２の実施の形態による位相同期回路のブロック図である。
【図５】第２の実施の形態によるジッタ測定回路の動作タイミングチャートである。
【符号の説明】
【００３９】
１１ 位相比較器
１２ ループフィルタ
１３ 電圧制御発振器（ＶＣＯ）
２０ ジッタ測定回路
２１ ＰＬＬ回路
２２ 位相比較器
２３ ローパスフィルタ
２４ フィルタ制御部
３１ 遅延回路
【特許請求の範囲】
【請求項１】
入力信号と第１の発振出力との間の位相差を検出する第１の位相比較器と、該第１の位相比較器の比較出力を積分する第１のループフィルタと、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、
前記入力信号に位相同期し、該入力信号に比べて十分に位相雑音の少ない基準信号を生成するＰＬＬ回路と、
前記入力信号と基準信号間の位相差を検出する第２の位相比較器と、
該第２の位相比較器の比較出力を積分するローパスフィルタと、
該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数によって前記第１のループフィルタの帯域幅を制御するフィルタ制御部とを備えることを特徴とする位相同期回路。
【請求項２】
入力信号と第１の発振出力との間の位相差を検出する第１の位相比較器と、該第１の位相比較器の比較出力を積分する第１のループフィルタと、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、
前記入力信号を所定時間遅延させた遅延信号を出力する遅延回路と、
前記入力信号と遅延信号間の位相差を検出する第２の位相比較器と、
該第２の位相比較器の比較出力を積分するローパスフィルタと、
該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数によって前記第１のループフィルタの帯域幅を制御するフィルタ制御部とを備えることを特徴とする位相同期回路。
【請求項３】
フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた１又は２以上の周波数成分のうち最大振幅のものに対応する第１の周波数に対して１／１０〜１／１００の範囲内の周波数を第２の周波数とすることを特徴とする請求項１又は２記載の位相同期回路。
【請求項４】
フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた所定閾値を超える１又は２以上の周波数成分のうち最低周波数のものに対応する第１の周波数に対して１／１０〜１／１００の範囲内の周波数を第２の周波数とすることを特徴とする請求項１又は２記載の位相同期回路。
【請求項５】
第１のループフィルタをデジタルフィルタで構成したことを特徴とする請求項１乃至４の何れか一つに記載の位相同期回路。
【請求項１】
入力信号と第１の発振出力との間の位相差を検出する第１の位相比較器と、該第１の位相比較器の比較出力を積分する第１のループフィルタと、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、
前記入力信号に位相同期し、該入力信号に比べて十分に位相雑音の少ない基準信号を生成するＰＬＬ回路と、
前記入力信号と基準信号間の位相差を検出する第２の位相比較器と、
該第２の位相比較器の比較出力を積分するローパスフィルタと、
該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数によって前記第１のループフィルタの帯域幅を制御するフィルタ制御部とを備えることを特徴とする位相同期回路。
【請求項２】
入力信号と第１の発振出力との間の位相差を検出する第１の位相比較器と、該第１の位相比較器の比較出力を積分する第１のループフィルタと、該第１のループフィルタの出力に対応する周波数の前記第１の発振出力を生成する第１の発振回路とを備え、入力信号に位相同期した発振信号を出力する位相同期回路であって、
前記入力信号を所定時間遅延させた遅延信号を出力する遅延回路と、
前記入力信号と遅延信号間の位相差を検出する第２の位相比較器と、
該第２の位相比較器の比較出力を積分するローパスフィルタと、
該ローパスフィルタの出力を周波数解析して得られた周波数成分に基づき第１の周波数を求めると共に、該第１の周波数よりも低い一定の関係にある第２の周波数によって前記第１のループフィルタの帯域幅を制御するフィルタ制御部とを備えることを特徴とする位相同期回路。
【請求項３】
フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた１又は２以上の周波数成分のうち最大振幅のものに対応する第１の周波数に対して１／１０〜１／１００の範囲内の周波数を第２の周波数とすることを特徴とする請求項１又は２記載の位相同期回路。
【請求項４】
フィルタ制御部は、ローパスフィルタ出力を周波数解析して得られた所定閾値を超える１又は２以上の周波数成分のうち最低周波数のものに対応する第１の周波数に対して１／１０〜１／１００の範囲内の周波数を第２の周波数とすることを特徴とする請求項１又は２記載の位相同期回路。
【請求項５】
第１のループフィルタをデジタルフィルタで構成したことを特徴とする請求項１乃至４の何れか一つに記載の位相同期回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２５１５７１（Ｐ２００７−２５１５７１Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００６−７１７８８（Ｐ２００６−７１７８８）
【出願日】平成１８年３月１５日（２００６．３．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１８年３月１５日（２００６．３．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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