本発明の１つの態様は、ある無線網において、異なる無線網で動作するように設計されたデバイスを動作させることに関する。１つの態様において、ＧＳＭ無線網で動作するように設計されたデバイスを、ＰＨＳ無線網での通信に用いることができる。
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【課題】広いノイズ・マージンを有し、実装面積が小さく、且つ低消費電力で動作する信号受信回路を提供する。
【解決手段】閾値制御端子ＣＮＴに入力される閾値制御電圧信号の電圧値により論理閾値電圧を連続的に制御することが可能な論理閾値可変インバータ（ＶＴ−ＩＮＶ）２の入力端子に入力される入力信号Ｖ_ｉｎを、閾値制御端子ＣＮＴの閾値制御端子に入力する構成とする。この構成により、ＶＴ−ＩＮＶ２の論理閾値電圧にシュミットトリガ・インバータと同様のヒステリシス特性を持たせ、ノイズ・マージンを広げることができる。また、実装面積・消費電力はＣＭＯＳインバータと同程度に抑えられる。 （もっと読む）

【課題】 本発明は、パルス駆動回路及びパルスリンギング抑圧回路において、入力信号が急激に変化するようなとき、例えば、周波数が高く、ゲインが高い時の入力信号の立ち上がり、立ち下がり時の電圧変動を出力信号に伝えてリンギングをリンギング抑制回路により有効に抑える様にする。又、リンギング抑制調整回路の制御信号を切り替えることによってリンギング抑制回路を調整し、入力信号の電圧変動を伝えるゲインと遅延時間をそれぞれ制御することで、リンギングが変化した場合に対してもリンギングを抑制する様に出来るものを得る。
【解決手段】 本発明のパルス駆動回路及びパルスリンギング抑圧回路は、パルス駆動回路１にリンギング抑制回路５ａ，５ｂを設け、入力パルスの立下り或いは立下りを出力信号の立ち上がり或いは立下りにより交流的に加算し、出力波形に生ずるリンギングを軽減すると共にリンギング抑制回路５ａ，５ｂの遅延量又は／及び遅延時間τを調整可能なものを得る。 （もっと読む）

信号の高速入力サンプリングのための信号サンプラ及び方法が記述される。第１のサンプラはクロック信号の立ち上がりエッジでデータ信号をサンプリングして第１のサンプリングされた信号を生成する。第２のサンプラは反転クロック信号の立ち下がりエッジでデータ信号をサンプリングして第２のサンプリングされた信号を生成する。第１及び第２のサンプリングされた信号は組み合わされて次の信号サンプラ出力を決定する。評価は、第１及び第２のサンプリングされた信号がアサートされたならば出力信号をアサートすること、第１及び第２のサンプリングされた信号がネゲートされたならば出力信号をネゲートすること、及び、第１及び第２のサンプリングされた信号が反対の論理状態であるならば出力信号を切り換えることを含む。信号サンプリングの信号サンプラ及び方法は、半導体ウェーハ上に作成されて電子システムに含まれる半導体デバイスに組み込まれる。
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周波数限界よりも低い周波数に結びつけられた差動信号の欠如か又は低過ぎる差動信号を検出する差動入力フェイルセーフ回路構成を開示した。ここで、最終的なセーフ条件が検出されて、信号が送られる。前記フェイルセーフ回路構成からの出力信号は、所与の状態にホールドされる。該所与の状態とは、差動入力信号の無効表現である。限界周波数ロールオフによって補助増幅器を相補的にオフセットする周波数検出器が、フェイルセーフ条件を検出するために使用される。更には、フェイルセーフ回路がアクティブになる前に、いくらかの時間が存在するフェイルセーフ条件を必要とする遅延回路が使用される。初期化回路構成が、適切な電力投入条件を保証する。ここで、該回路構成は、前記フェイルセーフ条件を検出するためにイネーブルにされて、信号の以前の状態とは無関係に、信頼できるフェイルセーフ動作を保証する。
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シリアルデータ通信のためのイコライザは、デターミニスティックジッターの効果を補うために設定できる。イコライザは、負荷サイクルひずみジッターと同様、受信したシリアルデータストリームに、データ依存ジッターの効果を補うために設定できる。イコライザは、以前に受信した一つ以上のシンボルの値を判断し、回復したシンボルと比較するために設定することが出来る。イコライザは、受信データストリームの一部に基づく、データ経路に遅延を取り込むために、シリアルデータ経路に位置する可変遅延器を調整することが出来る。イコライザは、回復したシンボルと、一つ以上の以前に受信したシンボルのいずれかと異なる場合に、遅延を変化するように設定することができ、回復したシンボルと、一つ以上前に受信したシンボルのいずれかと同じ場合に、遅延を一定に維持するように設定することができる。
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【課題】 パルス信号の周期の測定を必要とせずに、また、必要な測定精度に応じてパルス数の制限無くジッタ量を測定することができるジッタ測定装置とそれを内蔵した集積回路を提供する。
【解決手段】 ジッタ量を測定すべきパルス信号１は、ｍ分周回路１３で分周された後、パルス遅延回路１４でｎビットの遅延パルスとなり、ｎビットフリップフロップ１６にクロック入力として与えられる。ｎビットフリップフロップ１６の出力は第１のジッタ情報ラッチ回路１７に格納され、次の回で新たなデータが第１のジッタ情報ラッチ回路１７に格納されると同時に前回のデータは第２のジッタ情報ラッチ回路１８に移される。第１及び第２のジッタ情報ラッチ回路１７，１８のデータがジッタ比較回路１９で比較され、パラレル／シリアル変換回路２０を経て出力される。 （もっと読む）