高速入力サンプリングのための方法及び装置
信号の高速入力サンプリングのための信号サンプラ及び方法が記述される。第１のサンプラはクロック信号の立ち上がりエッジでデータ信号をサンプリングして第１のサンプリングされた信号を生成する。第２のサンプラは反転クロック信号の立ち下がりエッジでデータ信号をサンプリングして第２のサンプリングされた信号を生成する。第１及び第２のサンプリングされた信号は組み合わされて次の信号サンプラ出力を決定する。評価は、第１及び第２のサンプリングされた信号がアサートされたならば出力信号をアサートすること、第１及び第２のサンプリングされた信号がネゲートされたならば出力信号をネゲートすること、及び、第１及び第２のサンプリングされた信号が反対の論理状態であるならば出力信号を切り換えることを含む。信号サンプリングの信号サンプラ及び方法は、半導体ウェーハ上に作成されて電子システムに含まれる半導体デバイスに組み込まれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関するもので、特に、高速入力回路に関する。
背景技術
現在の高周波数集積回路においては、クロックによるサンプリングのために信号入力が有効である有効データ・ウィンドウは、システム・クロック周波数が増大し続けるにつれて連続的に縮小し続ける。例えば、現在のダブル・データ・レート（ＤＤＲ）のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、或る形式の高速クロック信号によって同期的にサンプリングされる必要のある制御入力、データ入力、アドレス入力等の多くの通信信号を有する。
【０００２】
出力ドライバの視野から規定される、信号の有効データ・ウィンドウは、信号がプロセス、温度、電圧、出力負荷等の種々のシステム・パラメータにおいて調節した後に有効になる期間である。一般に、この有効データ・ウィンドウは最小伝搬遅延と最大伝搬遅延とを用いて表される。入力サンプリング視野からの所要データ・ウィンドウ即ちサンプリング・ウィンドウは、クロックのアクティブなエッジの到来前に信号がサンプラにおいて有効でなければならない所要時間（セットアップ時間）と、サンプリング・クロックのアクティブなエッジ後に信号がサンプラにおいて有効に保持されなければならない所要時間（保持時間）とによって定義される。有効データ・ウィンドウ及びサンプリング・ウィンドウは、システムの最大動作周波数を規制するよう組み合わされる。サンプリング・ウィンドウを低減すると、一層高いクロック周波数が許容され、システム設計パラメータに一層多くの許容範囲が可能になる。
【０００３】
データ信号及びクロック信号が半導体デバイスに入力されると、フリップフロップのようなサンプラに到着する前に信号をどのように扱うかの相違が、バッファ、経路、プロセス、温度及び電圧の変動によって生じる遅延差に起因してサンプリング・ウィンドウを広げることになる。特に、この点は、大きなファンアウト負荷を有し、これらの負荷を駆動するのに大きなバッファリングを必要とするクロック信号について妥当する。このクロック・バッファリングによって導入される遅延を補償するために、多くのシステムは位相ロック・ループ（ＰＬＬ）や遅延ロック・ループ（ＤＬＬ）を採用して、クロック・バッファリングによって導入されたクロック遅延を除去する。これらのシステムは良好に動作するが、多くの状況に対して複雑すぎる。
【０００４】
これまでどおり、ＰＬＬやＤＬＬを組み込まないサンプリング回路９０は図１に示すものと同様である。図１において、差動バッファ４０は、入力クロック２と反転入力クロック４との遷移を感知して内部クロック１２を生成する。差動バッファ４０を用いるのは、入力クロック２と反転入力クロック４との電圧を比較することによって遷移点の検出を向上させるためである。データ入力６の信号Ｄ０〜Ｄｎのバスは、データ入力６の遷移を感知するために各データ入力６毎に用いられる差動バッファ１０の組みを通過する。差動バッファ１０は電圧基準信号８に接続された１つの入力を有する。差動バッファ１０の使用により、入力信号の遷移を迅速に感知することができ、データ入力６の電圧の振れを小さくすることができる。電圧基準信号８は遷移が起こると考えられる電圧値の設定を可能にする。
【０００５】
差動バッファ１０の後、感知されたデータ信号は整合遅延装置５０を通過する。従来どおり、これらの整合遅延装置５０は、フリップフロップ６０に到着する前に信号を遅延させるために用いられるインバータのような活性遅延要素を備えており、又は単なる金属線であり得る。これらの整合遅延装置５０を用いるのは、内部クロック１２の遅延と同じ量だけ信号を遅延させるためである。
【０００６】
差動バッファ１０、４０及び整合遅延装置５０を組み込むことにより、図１の実施形態のサンプリング回路９０はサンプリング・ウィンドウを低減する。しかし、クロック・レートが増大し続けると、更に小さいサンプリング・ウィンドウで通信信号を正確に受信してサンプリングするための新規な方法が必要になる。
【０００７】
複雑なＰＬＬやＤＬＬを必要とすることなく入力信号を正確にサンプリングするのに必要なサンプリング・ウィンドウを低減し、その結果、高速クロック周波数での動作とシステム設計の大きな許容度を可能にする装置と方法に対する要求が存在する。
【０００８】
発明の開示
本発明は、受け取ったクロック信号に対して縮小されたサンプリング・ウィンドウを信号上に生成して、システムを高いクロック周波数で動作させることができシステム設計に大きな許容範囲を持たせる、高速信号をサンプリングする方法及び高速信号をサンプリングする信号サンプラを含む。
【０００９】
本発明の実施の形態は、クロック信号のアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成するよう構成された、通常のフリップフロップであり得る第１のサンプラを備える。更に、通常のフリップフロップであり得る第２のサンプラは、反転クロック信号のアクティブな遷移においてデータ信号をサンプリングして、第２のサンプリングされた信号を生成するよう構成される。クロックのアクティブな遷移と反転クロックのアクティブな遷移とは、第１のサンプラと第２のサンプラとのサンプリング時間が実質的に近接するよう、時間的に実質的に近接している。
【００１０】
第１のサンプラと第２のサンプラとの出力は評価器に結合され、評価器は第１のサンプリングされた信号、第２のサンプリングされた信号及び出力信号の以前の論理状態に基づいてクロックの次回のアクティブな遷移において出力信号を生成する。実施の形態によっては、第１のサンプリングされた信号と第２のサンプリングされた信号とが同じ論理レベルを持つならば、評価器から生成される出力信号は当該同じ論理レベルを有する。一方、第１のサンプリングされた信号と第１のサンプリングされた信号とが異なる論理レベルを有するならば、評価器によって生成される出力信号は、以前の倫理状態から逆の論理状態へ遷移する。
【００１１】
本発明の他の実施の形態は、信号をサンプリングする方法を含む。この方法は、クロックのアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成すること、反転クロックのアクティブな遷移においてデータ信号をサンプリングして第２のサンプリングされた信号を生成する工程と、第１のサンプリングされた信号、第２のサンプリングされた信号及び出力信号の以前の論理状態を評価することによってクロックのアクティブな遷移において出力信号を生成する工程とを備える。
【００１２】
実施の形態によっては、評価は、第１のサンプリングされた信号及び第２のサンプリングされた信号がアサートされたならば出力信号をアサートし、第１のサンプリングされた信号及び第１のサンプリングされた信号がネゲートされたならば出力信号をネゲートし、第１のサンプリングされた信号と第１のサンプリングされた信号とが逆の論理状態であるならば出力信号を切り換えることを含む。
【００１３】
本発明の別の実施の形態は、上で述べた発明に係る少なくとも１つの信号サンプラを備える半導体デバイスを含む。
本発明の他の実施の形態は、半導体ウェーハ上に製造された本発明に係る少なくとも１つの信号サンプラを備える少なくとも１つの半導体デバイスを含む。
【００１４】
本発明に係る更に別の実施の形態は、少なくとも１つの入力装置、少なくとも１つの出力装置、少なくとも１つのプロセッサ及び少なくとも１つのメモリ・デバイスを備える電子システムを含む。少なくとも１つのメモリ・デバイスは、本発明に係る少なくとも１つの信号サンプラを組み込んだ少なくとも１つの半導体メモリを備える。
【００１５】
図には、発明を実施するための最良の形態であると現在考えられているものが図示されている。
発明を実施するための最良の形態
以下の記述において、回路及び機能は、不要な詳細部分で本発明を分かりにくくするのを避けるためにフロック図の形式で図示されている。逆に、図示され記述される特定の回路実装は単なる例示であり、特に説明のない限りは本発明を実現するための唯一の方法とみなされるべきではない。更に、種々のブロック間のブロック定義と論理区分は特定の実現形態の例である。当業者には容易に理解されるように、本発明は多くの他の区分解法によっても実現され得る。おおむね、タイミングの考察等の詳細は省略される。こうした詳細は本発明の完全な理解を得るのには不要であり、当業者の能力範囲内にある。
【００１６】
用語「バス」は、複数の信号、又は、データ、アドレス、制御、ステータス等の１つ以上の形式の情報を伝達するのに用いられる導体を意味するのに使用される。更に、バス又は信号の集まりは、信号として単数で用いられる。
【００１７】
用語「アサート」及び「ネゲート」は、信号、ステータス・ビット又は同様の装置を論理的に真の状態又は論理的に偽の状態にする際にそれぞれ使用される。したがって、論理レベルが１又はハイの電圧が論理的に真の状態（即ち、アサートされた状態）を表すならば、論理レベル０又はローの電圧は論理的に偽の状態（即ち、ネゲートされた状態）を表す。逆に、論理レベルが０又はローの電圧が論理的に真の状態（即ち、アサートされた状態）を表すならば、論理レベル１又はハイの電圧は論理的に偽の状態（即ち、ネゲートされた状態）を表す。
【００１８】
本記述において、「データ信号」は１つ以上のクロックによってサンプリングされる信号を表すのに用いられる。当業者には容易に理解されるように、本発明はサンプリングされるべき任意の形式の通信信号に適用される。したがって、用語「データ信号」はサンプリングされるべき信号、例えば、データ信号、アドレス信号、制御信号、ステータス信号、タイミング信号等に適用される。更に、多くの図面はデータ信号のバスを示している。これは、データ・バスのような同様の信号形式のワイドバスに本発明の多くの方法が適用されることを示すためである。しかし、本発明は単一のデータ信号を含む任意の数のデータ信号において実現され得る。
【００１９】
サンプリング回路でのクロックの到着時間に対するデータ信号の到着時間の不確実性はデータ信号のサンプリング・ウィンドウを低減する。サンプリング・クロックのアクティブなエッジに対するデータ有効ウィンドウの大きさ及び位置は、種々の因子によって影響される。サンプリング・ウィンドウの縮小を生み出す最も有力な因子の中には、
１）信号サンプラにおけるデータ入力とクロック入力との間の遅延不整合、
２）クロックとデータとの間の異なる経路遅延、
３）高速差動入力バッファに用いられる電圧基準の揺らぎであって、差動入力バッファの入力にジッターを生成する揺らぎ、
４）プロセス・パラメータ及びバッファ設計が異なることに起因する高低伝搬遅延の不整合であって、クロック信号及びデータ信号に影響を与える不整合、
がある。
【００２０】
図１に示す従来のサンプリング回路は、データ信号線に整合遅延装置を挿入してデータ遅延をクロック遅延と同様の値に整合させることにより、因子１）及び２）の一部に対処している。しかし、本発明は因子１）及び２）と一層完全に取り組んでいる。また、図１の従来の回路は因子３）及び４）に対処していない。
【００２１】
図２は、本発明に係る信号サンプラ２００を示している。信号サンプラ２００は第１のサンプラ２１０、第２のサンプラ２２０及び評価器２４０を備える。第１のサンプラ２１０は立ち上がりエッジでトリガされるフリップフロップ（ｒＦＦ）として示され、第２のサンプラ２２０は立ち下がりエッジでトリガされるフリップフロップ（ｆＦＦ）として描かれている。更に、評価器２４０は評価論理と立ち上がりエッジでトリガされるフリップフロップを備えるものとして示されている。図２では、アクティブな遷移（即ち、立ち上がりエッジ又は立ち下がりエッジ）は説明の便宜のために図示されている。当業者には容易に理解されるように、信号サンプラ２００は、第１のサンプラ２１０を立ち上がりエッジではなく立ち下がりエッジをアクティブな遷移として用いて実現し、第２のサンプラ２２０を立ち下がりエッジではなく立ち上がりエッジをアクティブな遷移として用いて実現することができる。したがって、図２に特有の議論としては、クロック２０２の立ち上がりエッジ及び反転クロック２０４の立ち下がりエッジを論じる方が便利であるが、一般的な議論としては、アクティブなエッジ即ちアクティブな遷移に言及する方が便利である。
【００２２】
図２の信号サンプラ２００の動作において、クロック２０２の立ち上がりエッジと反転クロック２０４の立ち下がりエッジは互いに実質的に近接するが、全く一致することはない。信号サンプラ２００に到着する前のクロック２０２と反転クロック２０４との間の経路及びバッファリング差は、これらの２つの信号にタイミング不整合を生じさせる。更に、先に因子１）及び２）において述べたとおり、データ信号２０６とクロック信号２０２、２０４との間の経路及びバッファリング差は、データ信号２０６とクロック信号２０２、２０４との間にタイミング不整合を生じさせ、信号サンプラ２００においてデータ・サンプリング・ウィンドウを縮小させる。また、バッファ設計及びプロセス・パラメータに起因して、データ信号２０６、クロック２０２及び反転クロック２０４は、先に因子４）において述べたとおり、立ち下がり時間及び立ち下がり伝搬遅延とは異なる立ち上がり時間及び立ち上がり伝搬遅延を有する。例えば、デバイスが高速ｎチャネル・デバイスと低速ｐチャネル・デバイスで処理されると、信号の立ち下がり伝搬遅延は立ち上がり伝搬遅延よりも速い。また、プロセス・パラメータの整合が良好であったとしても、レイアウトの制約や他の考慮に起因して、バッファは立ち下がり時間の方が立ち上がり時間よりも速い。この立ち上がり時間と立ち下がり時間との不整合を、本発明は、第２のサンプラ２２０を用いて反転クロック２０４の立ち下がりエッジでデータ信号２０６を捕捉し、もって、データ信号２０６の立ち下がりエッジを一層良好に整合させることによって補償する。同様に、第１のサンプラ２１０は、クロック２０２の立ち上がりエッジを用いてデータ信号２０６の立ち上がりエッジを一層良好に整合させる。
【００２３】
その結果の第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６は評価器２４０に接続されて、出力信号２５０における最終のサンプリングされた値を決定する。図２に示す真理値表２７０は評価論理を定義している。第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが同一の論理値であれば、当該論理値はクロック２０２の次のアクティブなエッジにおいて出力信号２５０として用いられる。換言すると、真理値表２７０の第１の線に示すように、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが共にローであれば、出力信号２５０はクロック２０２の次のアクティブなエッジにおいてローになる。逆に、真理値表２７０の第２の線に示すように、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが共にハイであれば、出力信号２５０はクロック２０２の次のアクティブなエッジにおいてハイになる。
【００２４】
こうして、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが逆の論理状態にある条件のみが残される。この場合には、データ信号２０６は遷移したと仮定するのが安全である。データ信号２０６の遷移が生じないとすると、クロック２０２のアクティブなエッジと反転クロック２０４のアクティブなエッジとの前に、データ信号２０６が有効である充分なセットアップ時間が存在する。換言すると、第１のサンプラ２１０と第２のサンプラ２２０は、以前のアクティブなクロック・エッジでサンプリングされたのと同じ値をサンプリングする。したがって、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが、データ信号２０６がアクティブなエッジにあったことに関して一致しない状態においては、評価器２４０は、データ信号２０６は以前のクロックから状態を変更してしまっており、一方のサンプラは当該サンプラでのセットアップ時間の不足に起因して遷移を捕捉できなかったと仮定する。この筋書きでは、評価論理は出力信号２５０の以前の状態にフィードバックするよう動作するので、クロックの次のアクティブなエッジにおける出力信号２５０の新たな状態は以前の状態とは逆であり、データ信号２０６は遷移したことを示す。これは、データ信号２０６の遷移がローからハイであったか、ハイからローであったかに拘わらずに働く。これらの状態は真理値表２７０の第３の線及び第４の線として示される。この評価メカニズムはサンプリング・ウィンドウを有効に狭める。これは、第１のサンプラ２１０と第２のサンプラ２２０とが次の状態に対する論理値について一致しない場合でも、出力信号２５０に対する正しい結論が生成されるからである。
【００２５】
この信号サンプラ２００は半導体デバイス内で使用される。例えば、この信号サンプラは、同じ半導体デバイス上のモジュール間で長い距離にわたってデータ信号を伝える必要があるときに有用である。長い距離はクロックとデータとの間の重大な歪みを導入するので、宛先での入力捕捉ウィンドウを縮小する。更に、信号サンプラは半導体デバイスへの入力のために有用である。
【００２６】
図３は、半導体デバイスの入力データ信号２０６に信号サンプラ２００を用いる例示の入力構造１００を示している。図３において、データ入力１０６、入力クロック１０２及び反転入力クロック１０４はそれぞれ差動バッファ１１０、１２０、１３０に接続される。差動バッファは、入力信号の遷移の迅速な感知を提供し、電圧基準信号１０８に基づく遷移点の調節を可能にするよう、半導体入力に使用されることが多い。図３の実施形態において、全部の入力信号（即ち１０２、１０４、１０６）は同一の電圧基準信号１０８とともに同様の差動バッファ１１０、１２０、１３０に接続される。これは先に示した因子３）に対処する。因子３）において、電圧基準信号１０８における電圧の揺れは差動バッファ１１０、１２０、１３０にジッタ（又は時間の揺れ）を生じる。データ信号２０６及びクロック信号２０２、２０４に対して同様の差動バッファ１１０、１２０、１３０を用いることによって、データ・サンプリング・ウィンドウは広いままにとどまる。これは、同じ時間の揺れがデータ信号２０６とクロック信号２０２、２０４とに生じるからである。その結果、導入される時間の揺れの多くは消去される。また、図３は、クロック信号２０２、２０４における遅延を整合させるのに使用される、データ信号２０６上の整合遅延装置１６０を示している。これらの整合遅延装置１６０は先に定義した因子１）及び２）に対処する。クロック信号２０２、２０４はデータ信号２０６よりも多くの負荷とバッファリングを持ち、その結果、多くの遅延を有する。整合遅延装置１６０は、データの遅延がクロック信号２０２、２０４に関連する遅延と実質的に整合するように金属経路、バッファリング、又は金属経路とバッファリングとの組み合わせを含む。
【００２７】
図４は、データ信号２０６における信号サンプラ２００を用いた入力構造１００´の他の例示の実施の形態を示している。この実施の形態においては、図３の実施の形態には存在する時間ジッタを導入することなく、入力クロック１０２と反転入力クロック１０４とにおける正確な遷移を検出することが一層重要である。図４の実施の形態において、第１の差動クロック・バッファ１２０´と第２の差動クロック・バッファ１３０´とは入力クロック１０２と反転入力クロック１０４とに接続される。差動クロック・バッファ１２０´、１３０´は電圧基準信号１０８を使用しない。むしろ、第１の差動クロック・バッファ１２０´は、入力クロック１０２が反転入力クロック１０４よりも高い電圧を有するとき、クロック２０２をアサートし、入力クロック１０２が反転入力クロック１０４よりも低い電圧を有するとき、クロック２０２をネゲートする。同様に、反転信号により、第２の差動クロック・バッファ１３０´は反転入力クロック１０４が入力クロック１０２よりも高い電圧を有するとき、反転クロック２０４をアサートし、反転入力クロック１０４が入力クロック１０２よりも低い電圧を有するとき、反転クロック２０４をネゲートする。この実施の形態は入力クロック１０２に対して内部クロックの一層正確な遷移を生成し、信号サンプラ２００を用いてはいてもサンプリング・ウィンドウを改善する。図３の実施の形態と同様に、データ入力１０６は電圧基準信号１０８を用いて第１の差動バッファ１１０に接続される。整合遅延装置１６０は、信号サンプラ２００に到着する前にデータ信号２０６上の遅延をクロック２０２及び反転クロック２０４の遅延と一層良好に整合させるのに用いられる。
【００２８】
図５は、信号サンプラ２００を用いる入力構造１００″の別の例示の実施の形態を示している。この実施の形態においては、図４の実施の形態の拡張として、データ入力１０６の一層正確な遷移を検出することが重要である。データ・バス上の各ビット毎にデータ入力１０６と反転データ入力１０７を有するシステムを構成することができる。基準信号１０８を用いて遷移点を決定するのではなく、図５の実施の形態は差動バッファ１１０をデータ入力１０６と反転データ入力１０７とに接続する。この構成は、図４の実施の形態の基準信号１０８の変動に起因する、データ入力１０６の時間ジッタ又は時間歪みを導入することなく、一層正確な遷移検出を生成する。図４の実施の形態と同様に、図５の実施の形態は、信号サンプラ２００で用いられるクロック２０２と反転クロック２０４とを生成する二重差動クロック・バッファ１２０´、１３０´を示している。この実施の形態は、サンプリング・ウィンドウを改善するよう信号サンプラ２００によって用いられるために、クロック２０２及び反転クロック２０４に比較して内部データ信号２０６の一層正確な遷移を生成する。
【００２９】
図６は、信号サンプラ２００を用いる入力構造１００´´´の別の例示の実施の形態を示している。システムによっては、受信デバイスによる使用のための入力クロックと反転入力クロックとを含まない。本発明は、単一の入力クロック１０２からクロック２０２と反転クロック２０４とを生成するクロック・バッファ１４０を用いて、データ入力１０６と共に実行される。図３及び図４の実施の形態と同様に、データ入力１０６は電圧基準信号１０８（図示せず）を用いて第１の差動バッファ１１０に接続される。整合遅延装置１６０は、信号サンプラ２００に到着する前にデータ信号２０６の遅延をクロック２０２及び反転クロック２０４の遅延と整合させるのに用いられる。
【００３０】
図６に示すように、本発明に係る半導体ウェーハ４００は、ここに記述した信号サンプラ２００（図６には図示せず）を組み込んだ複数の半導体デバイス３００を備えている。言うまでもなく、理解されるように、半導体デバイス３００はシリコン・ウェーハ以外の基板、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板、シリコン・オン・グラス（ＳＯＧ）基板、シリコン・オン・サファイア（ＳＯＳ）基板、ヒ化ガリウム・ウェーハ、リン化ガリウム・ウェーハその他のバルク半導体デバイス上に作ることができる。ここで用いられるように、用語「ウェーハ」は全部のこうした基板を包含する。
【００３１】
図７に示すように、本発明にしたがって、電子システム５００は少なくとも１つの入力装置５１０、少なくとも１つの出力装置５２０、少なくとも１つのプロセッサ５３０及び少なくとも１つのメモリ・デバイス５４０を備える。メモリ・デバイス５４０は、ここで説明した信号サンプラ２００（図７には図示せず）をＤＲＡＭデバイスに組み込んだ少なくとも１つの半導体メモリ３００´を備える。理解されるように、半導体メモリ３００´は、例えばスタティックＲＡＭ（ＳＲＡＭ）デバイス及びフラッシュ・メモリ・デバイスを含むＤＲＡＭ以外の、又はＤＲＡＭに加えて、種々のデバイスを備えることができる。
【００３２】
これまで本発明を特定の実施の形態に関して説明してきたが、本発明はこうした実施の形態に限定されるものではない。むしろ、本発明は、記述された発明の原理にしたがって動作する全部の等価の装置及び方法を含む特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００３３】
【図１】従来の信号サンプリングの実現形態のブロック図である。
【図２】本発明に係る例示の信号サンプラのブロック図である。
【図３】クロック信号と反転クロック信号とを生成するために電圧基準を用いる二重差動クロック・バッファを示す、信号サンプラの例示の応用のブロック図である。
【図４】クロック信号と反転クロック信号とを生成するための二重差動クロック・バッファを示す、信号サンプラの例示の応用のブロック図である。
【図５】データ入力のための差動バッファと、クロック信号及び反転クロック信号を生成するための二重差動クロック・バッファとを示す、信号サンプラの例示の応用のブロック図である。
【図６】クロック信号と反転クロック信号とを生成するためのクロック・バッファを示す、信号サンプラの例示の応用のブロック図である。
【図７】本発明に係る信号サンプラを含む複数の半導体デバイスを備える半導体ウェーハの概略図である。
【図８】本発明に係る信号サンプラを含む複数の半導体メモリを示す電子システム図である。
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関するもので、特に、高速入力回路に関する。
背景技術
現在の高周波数集積回路においては、クロックによるサンプリングのために信号入力が有効である有効データ・ウィンドウは、システム・クロック周波数が増大し続けるにつれて連続的に縮小し続ける。例えば、現在のダブル・データ・レート（ＤＤＲ）のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、或る形式の高速クロック信号によって同期的にサンプリングされる必要のある制御入力、データ入力、アドレス入力等の多くの通信信号を有する。
【０００２】
出力ドライバの視野から規定される、信号の有効データ・ウィンドウは、信号がプロセス、温度、電圧、出力負荷等の種々のシステム・パラメータにおいて調節した後に有効になる期間である。一般に、この有効データ・ウィンドウは最小伝搬遅延と最大伝搬遅延とを用いて表される。入力サンプリング視野からの所要データ・ウィンドウ即ちサンプリング・ウィンドウは、クロックのアクティブなエッジの到来前に信号がサンプラにおいて有効でなければならない所要時間（セットアップ時間）と、サンプリング・クロックのアクティブなエッジ後に信号がサンプラにおいて有効に保持されなければならない所要時間（保持時間）とによって定義される。有効データ・ウィンドウ及びサンプリング・ウィンドウは、システムの最大動作周波数を規制するよう組み合わされる。サンプリング・ウィンドウを低減すると、一層高いクロック周波数が許容され、システム設計パラメータに一層多くの許容範囲が可能になる。
【０００３】
データ信号及びクロック信号が半導体デバイスに入力されると、フリップフロップのようなサンプラに到着する前に信号をどのように扱うかの相違が、バッファ、経路、プロセス、温度及び電圧の変動によって生じる遅延差に起因してサンプリング・ウィンドウを広げることになる。特に、この点は、大きなファンアウト負荷を有し、これらの負荷を駆動するのに大きなバッファリングを必要とするクロック信号について妥当する。このクロック・バッファリングによって導入される遅延を補償するために、多くのシステムは位相ロック・ループ（ＰＬＬ）や遅延ロック・ループ（ＤＬＬ）を採用して、クロック・バッファリングによって導入されたクロック遅延を除去する。これらのシステムは良好に動作するが、多くの状況に対して複雑すぎる。
【０００４】
これまでどおり、ＰＬＬやＤＬＬを組み込まないサンプリング回路９０は図１に示すものと同様である。図１において、差動バッファ４０は、入力クロック２と反転入力クロック４との遷移を感知して内部クロック１２を生成する。差動バッファ４０を用いるのは、入力クロック２と反転入力クロック４との電圧を比較することによって遷移点の検出を向上させるためである。データ入力６の信号Ｄ０〜Ｄｎのバスは、データ入力６の遷移を感知するために各データ入力６毎に用いられる差動バッファ１０の組みを通過する。差動バッファ１０は電圧基準信号８に接続された１つの入力を有する。差動バッファ１０の使用により、入力信号の遷移を迅速に感知することができ、データ入力６の電圧の振れを小さくすることができる。電圧基準信号８は遷移が起こると考えられる電圧値の設定を可能にする。
【０００５】
差動バッファ１０の後、感知されたデータ信号は整合遅延装置５０を通過する。従来どおり、これらの整合遅延装置５０は、フリップフロップ６０に到着する前に信号を遅延させるために用いられるインバータのような活性遅延要素を備えており、又は単なる金属線であり得る。これらの整合遅延装置５０を用いるのは、内部クロック１２の遅延と同じ量だけ信号を遅延させるためである。
【０００６】
差動バッファ１０、４０及び整合遅延装置５０を組み込むことにより、図１の実施形態のサンプリング回路９０はサンプリング・ウィンドウを低減する。しかし、クロック・レートが増大し続けると、更に小さいサンプリング・ウィンドウで通信信号を正確に受信してサンプリングするための新規な方法が必要になる。
【０００７】
複雑なＰＬＬやＤＬＬを必要とすることなく入力信号を正確にサンプリングするのに必要なサンプリング・ウィンドウを低減し、その結果、高速クロック周波数での動作とシステム設計の大きな許容度を可能にする装置と方法に対する要求が存在する。
【０００８】
発明の開示
本発明は、受け取ったクロック信号に対して縮小されたサンプリング・ウィンドウを信号上に生成して、システムを高いクロック周波数で動作させることができシステム設計に大きな許容範囲を持たせる、高速信号をサンプリングする方法及び高速信号をサンプリングする信号サンプラを含む。
【０００９】
本発明の実施の形態は、クロック信号のアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成するよう構成された、通常のフリップフロップであり得る第１のサンプラを備える。更に、通常のフリップフロップであり得る第２のサンプラは、反転クロック信号のアクティブな遷移においてデータ信号をサンプリングして、第２のサンプリングされた信号を生成するよう構成される。クロックのアクティブな遷移と反転クロックのアクティブな遷移とは、第１のサンプラと第２のサンプラとのサンプリング時間が実質的に近接するよう、時間的に実質的に近接している。
【００１０】
第１のサンプラと第２のサンプラとの出力は評価器に結合され、評価器は第１のサンプリングされた信号、第２のサンプリングされた信号及び出力信号の以前の論理状態に基づいてクロックの次回のアクティブな遷移において出力信号を生成する。実施の形態によっては、第１のサンプリングされた信号と第２のサンプリングされた信号とが同じ論理レベルを持つならば、評価器から生成される出力信号は当該同じ論理レベルを有する。一方、第１のサンプリングされた信号と第１のサンプリングされた信号とが異なる論理レベルを有するならば、評価器によって生成される出力信号は、以前の倫理状態から逆の論理状態へ遷移する。
【００１１】
本発明の他の実施の形態は、信号をサンプリングする方法を含む。この方法は、クロックのアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成すること、反転クロックのアクティブな遷移においてデータ信号をサンプリングして第２のサンプリングされた信号を生成する工程と、第１のサンプリングされた信号、第２のサンプリングされた信号及び出力信号の以前の論理状態を評価することによってクロックのアクティブな遷移において出力信号を生成する工程とを備える。
【００１２】
実施の形態によっては、評価は、第１のサンプリングされた信号及び第２のサンプリングされた信号がアサートされたならば出力信号をアサートし、第１のサンプリングされた信号及び第１のサンプリングされた信号がネゲートされたならば出力信号をネゲートし、第１のサンプリングされた信号と第１のサンプリングされた信号とが逆の論理状態であるならば出力信号を切り換えることを含む。
【００１３】
本発明の別の実施の形態は、上で述べた発明に係る少なくとも１つの信号サンプラを備える半導体デバイスを含む。
本発明の他の実施の形態は、半導体ウェーハ上に製造された本発明に係る少なくとも１つの信号サンプラを備える少なくとも１つの半導体デバイスを含む。
【００１４】
本発明に係る更に別の実施の形態は、少なくとも１つの入力装置、少なくとも１つの出力装置、少なくとも１つのプロセッサ及び少なくとも１つのメモリ・デバイスを備える電子システムを含む。少なくとも１つのメモリ・デバイスは、本発明に係る少なくとも１つの信号サンプラを組み込んだ少なくとも１つの半導体メモリを備える。
【００１５】
図には、発明を実施するための最良の形態であると現在考えられているものが図示されている。
発明を実施するための最良の形態
以下の記述において、回路及び機能は、不要な詳細部分で本発明を分かりにくくするのを避けるためにフロック図の形式で図示されている。逆に、図示され記述される特定の回路実装は単なる例示であり、特に説明のない限りは本発明を実現するための唯一の方法とみなされるべきではない。更に、種々のブロック間のブロック定義と論理区分は特定の実現形態の例である。当業者には容易に理解されるように、本発明は多くの他の区分解法によっても実現され得る。おおむね、タイミングの考察等の詳細は省略される。こうした詳細は本発明の完全な理解を得るのには不要であり、当業者の能力範囲内にある。
【００１６】
用語「バス」は、複数の信号、又は、データ、アドレス、制御、ステータス等の１つ以上の形式の情報を伝達するのに用いられる導体を意味するのに使用される。更に、バス又は信号の集まりは、信号として単数で用いられる。
【００１７】
用語「アサート」及び「ネゲート」は、信号、ステータス・ビット又は同様の装置を論理的に真の状態又は論理的に偽の状態にする際にそれぞれ使用される。したがって、論理レベルが１又はハイの電圧が論理的に真の状態（即ち、アサートされた状態）を表すならば、論理レベル０又はローの電圧は論理的に偽の状態（即ち、ネゲートされた状態）を表す。逆に、論理レベルが０又はローの電圧が論理的に真の状態（即ち、アサートされた状態）を表すならば、論理レベル１又はハイの電圧は論理的に偽の状態（即ち、ネゲートされた状態）を表す。
【００１８】
本記述において、「データ信号」は１つ以上のクロックによってサンプリングされる信号を表すのに用いられる。当業者には容易に理解されるように、本発明はサンプリングされるべき任意の形式の通信信号に適用される。したがって、用語「データ信号」はサンプリングされるべき信号、例えば、データ信号、アドレス信号、制御信号、ステータス信号、タイミング信号等に適用される。更に、多くの図面はデータ信号のバスを示している。これは、データ・バスのような同様の信号形式のワイドバスに本発明の多くの方法が適用されることを示すためである。しかし、本発明は単一のデータ信号を含む任意の数のデータ信号において実現され得る。
【００１９】
サンプリング回路でのクロックの到着時間に対するデータ信号の到着時間の不確実性はデータ信号のサンプリング・ウィンドウを低減する。サンプリング・クロックのアクティブなエッジに対するデータ有効ウィンドウの大きさ及び位置は、種々の因子によって影響される。サンプリング・ウィンドウの縮小を生み出す最も有力な因子の中には、
１）信号サンプラにおけるデータ入力とクロック入力との間の遅延不整合、
２）クロックとデータとの間の異なる経路遅延、
３）高速差動入力バッファに用いられる電圧基準の揺らぎであって、差動入力バッファの入力にジッターを生成する揺らぎ、
４）プロセス・パラメータ及びバッファ設計が異なることに起因する高低伝搬遅延の不整合であって、クロック信号及びデータ信号に影響を与える不整合、
がある。
【００２０】
図１に示す従来のサンプリング回路は、データ信号線に整合遅延装置を挿入してデータ遅延をクロック遅延と同様の値に整合させることにより、因子１）及び２）の一部に対処している。しかし、本発明は因子１）及び２）と一層完全に取り組んでいる。また、図１の従来の回路は因子３）及び４）に対処していない。
【００２１】
図２は、本発明に係る信号サンプラ２００を示している。信号サンプラ２００は第１のサンプラ２１０、第２のサンプラ２２０及び評価器２４０を備える。第１のサンプラ２１０は立ち上がりエッジでトリガされるフリップフロップ（ｒＦＦ）として示され、第２のサンプラ２２０は立ち下がりエッジでトリガされるフリップフロップ（ｆＦＦ）として描かれている。更に、評価器２４０は評価論理と立ち上がりエッジでトリガされるフリップフロップを備えるものとして示されている。図２では、アクティブな遷移（即ち、立ち上がりエッジ又は立ち下がりエッジ）は説明の便宜のために図示されている。当業者には容易に理解されるように、信号サンプラ２００は、第１のサンプラ２１０を立ち上がりエッジではなく立ち下がりエッジをアクティブな遷移として用いて実現し、第２のサンプラ２２０を立ち下がりエッジではなく立ち上がりエッジをアクティブな遷移として用いて実現することができる。したがって、図２に特有の議論としては、クロック２０２の立ち上がりエッジ及び反転クロック２０４の立ち下がりエッジを論じる方が便利であるが、一般的な議論としては、アクティブなエッジ即ちアクティブな遷移に言及する方が便利である。
【００２２】
図２の信号サンプラ２００の動作において、クロック２０２の立ち上がりエッジと反転クロック２０４の立ち下がりエッジは互いに実質的に近接するが、全く一致することはない。信号サンプラ２００に到着する前のクロック２０２と反転クロック２０４との間の経路及びバッファリング差は、これらの２つの信号にタイミング不整合を生じさせる。更に、先に因子１）及び２）において述べたとおり、データ信号２０６とクロック信号２０２、２０４との間の経路及びバッファリング差は、データ信号２０６とクロック信号２０２、２０４との間にタイミング不整合を生じさせ、信号サンプラ２００においてデータ・サンプリング・ウィンドウを縮小させる。また、バッファ設計及びプロセス・パラメータに起因して、データ信号２０６、クロック２０２及び反転クロック２０４は、先に因子４）において述べたとおり、立ち下がり時間及び立ち下がり伝搬遅延とは異なる立ち上がり時間及び立ち上がり伝搬遅延を有する。例えば、デバイスが高速ｎチャネル・デバイスと低速ｐチャネル・デバイスで処理されると、信号の立ち下がり伝搬遅延は立ち上がり伝搬遅延よりも速い。また、プロセス・パラメータの整合が良好であったとしても、レイアウトの制約や他の考慮に起因して、バッファは立ち下がり時間の方が立ち上がり時間よりも速い。この立ち上がり時間と立ち下がり時間との不整合を、本発明は、第２のサンプラ２２０を用いて反転クロック２０４の立ち下がりエッジでデータ信号２０６を捕捉し、もって、データ信号２０６の立ち下がりエッジを一層良好に整合させることによって補償する。同様に、第１のサンプラ２１０は、クロック２０２の立ち上がりエッジを用いてデータ信号２０６の立ち上がりエッジを一層良好に整合させる。
【００２３】
その結果の第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６は評価器２４０に接続されて、出力信号２５０における最終のサンプリングされた値を決定する。図２に示す真理値表２７０は評価論理を定義している。第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが同一の論理値であれば、当該論理値はクロック２０２の次のアクティブなエッジにおいて出力信号２５０として用いられる。換言すると、真理値表２７０の第１の線に示すように、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが共にローであれば、出力信号２５０はクロック２０２の次のアクティブなエッジにおいてローになる。逆に、真理値表２７０の第２の線に示すように、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが共にハイであれば、出力信号２５０はクロック２０２の次のアクティブなエッジにおいてハイになる。
【００２４】
こうして、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが逆の論理状態にある条件のみが残される。この場合には、データ信号２０６は遷移したと仮定するのが安全である。データ信号２０６の遷移が生じないとすると、クロック２０２のアクティブなエッジと反転クロック２０４のアクティブなエッジとの前に、データ信号２０６が有効である充分なセットアップ時間が存在する。換言すると、第１のサンプラ２１０と第２のサンプラ２２０は、以前のアクティブなクロック・エッジでサンプリングされたのと同じ値をサンプリングする。したがって、第１のサンプリングされた信号２１６と第２のサンプリングされた信号２２６とが、データ信号２０６がアクティブなエッジにあったことに関して一致しない状態においては、評価器２４０は、データ信号２０６は以前のクロックから状態を変更してしまっており、一方のサンプラは当該サンプラでのセットアップ時間の不足に起因して遷移を捕捉できなかったと仮定する。この筋書きでは、評価論理は出力信号２５０の以前の状態にフィードバックするよう動作するので、クロックの次のアクティブなエッジにおける出力信号２５０の新たな状態は以前の状態とは逆であり、データ信号２０６は遷移したことを示す。これは、データ信号２０６の遷移がローからハイであったか、ハイからローであったかに拘わらずに働く。これらの状態は真理値表２７０の第３の線及び第４の線として示される。この評価メカニズムはサンプリング・ウィンドウを有効に狭める。これは、第１のサンプラ２１０と第２のサンプラ２２０とが次の状態に対する論理値について一致しない場合でも、出力信号２５０に対する正しい結論が生成されるからである。
【００２５】
この信号サンプラ２００は半導体デバイス内で使用される。例えば、この信号サンプラは、同じ半導体デバイス上のモジュール間で長い距離にわたってデータ信号を伝える必要があるときに有用である。長い距離はクロックとデータとの間の重大な歪みを導入するので、宛先での入力捕捉ウィンドウを縮小する。更に、信号サンプラは半導体デバイスへの入力のために有用である。
【００２６】
図３は、半導体デバイスの入力データ信号２０６に信号サンプラ２００を用いる例示の入力構造１００を示している。図３において、データ入力１０６、入力クロック１０２及び反転入力クロック１０４はそれぞれ差動バッファ１１０、１２０、１３０に接続される。差動バッファは、入力信号の遷移の迅速な感知を提供し、電圧基準信号１０８に基づく遷移点の調節を可能にするよう、半導体入力に使用されることが多い。図３の実施形態において、全部の入力信号（即ち１０２、１０４、１０６）は同一の電圧基準信号１０８とともに同様の差動バッファ１１０、１２０、１３０に接続される。これは先に示した因子３）に対処する。因子３）において、電圧基準信号１０８における電圧の揺れは差動バッファ１１０、１２０、１３０にジッタ（又は時間の揺れ）を生じる。データ信号２０６及びクロック信号２０２、２０４に対して同様の差動バッファ１１０、１２０、１３０を用いることによって、データ・サンプリング・ウィンドウは広いままにとどまる。これは、同じ時間の揺れがデータ信号２０６とクロック信号２０２、２０４とに生じるからである。その結果、導入される時間の揺れの多くは消去される。また、図３は、クロック信号２０２、２０４における遅延を整合させるのに使用される、データ信号２０６上の整合遅延装置１６０を示している。これらの整合遅延装置１６０は先に定義した因子１）及び２）に対処する。クロック信号２０２、２０４はデータ信号２０６よりも多くの負荷とバッファリングを持ち、その結果、多くの遅延を有する。整合遅延装置１６０は、データの遅延がクロック信号２０２、２０４に関連する遅延と実質的に整合するように金属経路、バッファリング、又は金属経路とバッファリングとの組み合わせを含む。
【００２７】
図４は、データ信号２０６における信号サンプラ２００を用いた入力構造１００´の他の例示の実施の形態を示している。この実施の形態においては、図３の実施の形態には存在する時間ジッタを導入することなく、入力クロック１０２と反転入力クロック１０４とにおける正確な遷移を検出することが一層重要である。図４の実施の形態において、第１の差動クロック・バッファ１２０´と第２の差動クロック・バッファ１３０´とは入力クロック１０２と反転入力クロック１０４とに接続される。差動クロック・バッファ１２０´、１３０´は電圧基準信号１０８を使用しない。むしろ、第１の差動クロック・バッファ１２０´は、入力クロック１０２が反転入力クロック１０４よりも高い電圧を有するとき、クロック２０２をアサートし、入力クロック１０２が反転入力クロック１０４よりも低い電圧を有するとき、クロック２０２をネゲートする。同様に、反転信号により、第２の差動クロック・バッファ１３０´は反転入力クロック１０４が入力クロック１０２よりも高い電圧を有するとき、反転クロック２０４をアサートし、反転入力クロック１０４が入力クロック１０２よりも低い電圧を有するとき、反転クロック２０４をネゲートする。この実施の形態は入力クロック１０２に対して内部クロックの一層正確な遷移を生成し、信号サンプラ２００を用いてはいてもサンプリング・ウィンドウを改善する。図３の実施の形態と同様に、データ入力１０６は電圧基準信号１０８を用いて第１の差動バッファ１１０に接続される。整合遅延装置１６０は、信号サンプラ２００に到着する前にデータ信号２０６上の遅延をクロック２０２及び反転クロック２０４の遅延と一層良好に整合させるのに用いられる。
【００２８】
図５は、信号サンプラ２００を用いる入力構造１００″の別の例示の実施の形態を示している。この実施の形態においては、図４の実施の形態の拡張として、データ入力１０６の一層正確な遷移を検出することが重要である。データ・バス上の各ビット毎にデータ入力１０６と反転データ入力１０７を有するシステムを構成することができる。基準信号１０８を用いて遷移点を決定するのではなく、図５の実施の形態は差動バッファ１１０をデータ入力１０６と反転データ入力１０７とに接続する。この構成は、図４の実施の形態の基準信号１０８の変動に起因する、データ入力１０６の時間ジッタ又は時間歪みを導入することなく、一層正確な遷移検出を生成する。図４の実施の形態と同様に、図５の実施の形態は、信号サンプラ２００で用いられるクロック２０２と反転クロック２０４とを生成する二重差動クロック・バッファ１２０´、１３０´を示している。この実施の形態は、サンプリング・ウィンドウを改善するよう信号サンプラ２００によって用いられるために、クロック２０２及び反転クロック２０４に比較して内部データ信号２０６の一層正確な遷移を生成する。
【００２９】
図６は、信号サンプラ２００を用いる入力構造１００´´´の別の例示の実施の形態を示している。システムによっては、受信デバイスによる使用のための入力クロックと反転入力クロックとを含まない。本発明は、単一の入力クロック１０２からクロック２０２と反転クロック２０４とを生成するクロック・バッファ１４０を用いて、データ入力１０６と共に実行される。図３及び図４の実施の形態と同様に、データ入力１０６は電圧基準信号１０８（図示せず）を用いて第１の差動バッファ１１０に接続される。整合遅延装置１６０は、信号サンプラ２００に到着する前にデータ信号２０６の遅延をクロック２０２及び反転クロック２０４の遅延と整合させるのに用いられる。
【００３０】
図６に示すように、本発明に係る半導体ウェーハ４００は、ここに記述した信号サンプラ２００（図６には図示せず）を組み込んだ複数の半導体デバイス３００を備えている。言うまでもなく、理解されるように、半導体デバイス３００はシリコン・ウェーハ以外の基板、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板、シリコン・オン・グラス（ＳＯＧ）基板、シリコン・オン・サファイア（ＳＯＳ）基板、ヒ化ガリウム・ウェーハ、リン化ガリウム・ウェーハその他のバルク半導体デバイス上に作ることができる。ここで用いられるように、用語「ウェーハ」は全部のこうした基板を包含する。
【００３１】
図７に示すように、本発明にしたがって、電子システム５００は少なくとも１つの入力装置５１０、少なくとも１つの出力装置５２０、少なくとも１つのプロセッサ５３０及び少なくとも１つのメモリ・デバイス５４０を備える。メモリ・デバイス５４０は、ここで説明した信号サンプラ２００（図７には図示せず）をＤＲＡＭデバイスに組み込んだ少なくとも１つの半導体メモリ３００´を備える。理解されるように、半導体メモリ３００´は、例えばスタティックＲＡＭ（ＳＲＡＭ）デバイス及びフラッシュ・メモリ・デバイスを含むＤＲＡＭ以外の、又はＤＲＡＭに加えて、種々のデバイスを備えることができる。
【００３２】
これまで本発明を特定の実施の形態に関して説明してきたが、本発明はこうした実施の形態に限定されるものではない。むしろ、本発明は、記述された発明の原理にしたがって動作する全部の等価の装置及び方法を含む特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００３３】
【図１】従来の信号サンプリングの実現形態のブロック図である。
【図２】本発明に係る例示の信号サンプラのブロック図である。
【図３】クロック信号と反転クロック信号とを生成するために電圧基準を用いる二重差動クロック・バッファを示す、信号サンプラの例示の応用のブロック図である。
【図４】クロック信号と反転クロック信号とを生成するための二重差動クロック・バッファを示す、信号サンプラの例示の応用のブロック図である。
【図５】データ入力のための差動バッファと、クロック信号及び反転クロック信号を生成するための二重差動クロック・バッファとを示す、信号サンプラの例示の応用のブロック図である。
【図６】クロック信号と反転クロック信号とを生成するためのクロック・バッファを示す、信号サンプラの例示の応用のブロック図である。
【図７】本発明に係る信号サンプラを含む複数の半導体デバイスを備える半導体ウェーハの概略図である。
【図８】本発明に係る信号サンプラを含む複数の半導体メモリを示す電子システム図である。
【特許請求の範囲】
【請求項１】
信号をサンプリングする方法であって、
クロックのアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成する工程と。
反転クロックのアクティブな遷移においてデータ信号をサンプリングして第２のサンプリングされた信号を生成する工程と、
出力信号を、前記第１のサンプリングされた信号、前記第２のサンプリングされた信号及び該出力信号の以前の論理状態を評価することによって前記クロックのアクティブな遷移において生成する工程と、
を備える方法。
【請求項２】
前記クロックの前記アクティブな遷移が立ち上がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち下がりエッジである、請求項１に記載の方法。
【請求項３】
前記クロックの前記アクティブな遷移が立ち下がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち上がりエッジである、請求項１に記載の方法。
【請求項４】
評価が、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がアサートされたならば前記出力信号をアサートする工程と、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がネゲートされたならば前記出力信号をネゲートする工程と、
前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とが逆の論理状態にあれば前記出力信号を切り換える工程と、
を含む、請求項１に記載の方法。
【請求項５】
データ入力をバッファして前記データ信号を生成する工程と、
入力クロックをバッファして前記クロックと前記反転クロックとを生成する工程と、
を更に含む、請求項１に記載の方法。
【請求項６】
前記データ信号を所定の遅延量だけ遅延させて、前記データ信号の信号サンプラへの到着時間が前記クロックと前記反転クロックとの前記信号サンプラへの到着時間の実質的な近傍にあるようにする、請求項５に記載の方法。
【請求項７】
データ入力をバッファする前記工程が、前記データ入力を基準信号と比較して、前記データ入力の電圧の方が前記基準信号の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記基準信号の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項８】
データ入力をバッファする前記工程が、前記データ入力を反転データ入力と比較して、前記データ入力の電圧の方が前記反転データ入力の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記反転データ入力の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項９】
データ入力をバッファして、前記データ信号を生成する工程と、
入力クロックと反転入力クロックとをバッファして前記クロックと前記反転クロックとを生成する工程と、
を更に備える、請求項１に記載の方法。
【請求項１０】
前記データ信号を所定の遅延量だけ遅延させて、前記データ信号の信号サンプラへの到着時間が前記クロックと前記反転クロックとの前記信号サンプラへの到着時間の実質的な近傍にあるようにする、請求項９に記載の方法。
【請求項１１】
データ入力をバッファする前記工程が、前記データ入力を基準信号と比較して、前記データ入力の電圧の方が前記基準信号の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記基準信号の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項１２】
データ入力をバッファする前記工程が、前記データ入力を反転データ入力と比較して、前記データ入力の電圧の方が前記反転データ入力の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記反転データ入力の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項１３】
入力クロックをバッファする前記工程が、
前記入力クロックを基準信号と比較して、前記入力クロックの電圧の方が前記基準信号の電圧よりも高い場合には前記クロックをアサートし、前記入力クロックの電圧の方が前記基準信号の電圧よりも低い場合には前記クロックをネゲートする工程と、
前記反転入力クロックを前記基準信号と比較して、前記反転入力クロックの電圧の方が前記基準信号の電圧よりも高い場合には前記反転クロックをアサートし、前記反転入力クロックの電圧の方が前記基準信号の電圧よりも低い場合には前記反転クロックをネゲートする工程と、
によって実行される、請求項９に記載の方法。
【請求項１４】
入力クロックをバッファする前記工程が、前記入力クロックを反転入力クロックと比較して、前記入力クロックの電圧の方が前記反転入力クロックの電圧よりも高い場合には前記クロックをアサートし、前記入力クロックの電圧の方が前記反転入力クロックの電圧よりも低い場合には前記クロックをネゲートし前記反転クロックをアサートすることによって実行される、請求項９に記載の方法。
【請求項１５】
信号サンプラであって、
クロックのアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
反転クロックのアクティブな遷移において前記データ信号をサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、該出力信号を前記第１のサンプリングされた信号の論理状態と、前記第２のサンプリングされた信号の論理状態と、前記出力信号の以前の論理状態とから導出するよう構成された評価器と、
を具備する信号サンプラ。
【請求項１６】
前記クロックの前記アクティブな遷移が立ち上がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち下がりエッジである、請求項１５に記載の信号サンプラ。
【請求項１７】
前記クロックの前記アクティブな遷移が立ち下がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち上がりエッジである、請求項１５に記載の信号サンプラ。
【請求項１８】
前記第１のサンプラが、前記クロックの前記アクティブな遷移において前記データ信号を捕捉して、前記データ信号上でサンプリングされた論理値を有する前記第１のサンプリングされた信号を生成するよう構成されるフリップフロップである、請求項１５に記載の信号サンプラ。
【請求項１９】
前記第２のサンプラが、前記反転クロックの前記アクティブな遷移において前記データ信号を捕捉して、前記データ信号上でサンプリングされた論理値を有する前記第２のサンプリングされた信号を生成するよう構成されるフリップフロップである、請求項１５に記載の信号サンプラ。
【請求項２０】
前記評価器が、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がアサートされた場合に、アサートされたレベルを、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がネゲートされた場合に、ネゲートされたレベルを、
前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とが逆の論理状態にある場合に、前記出力信号の前記以前の論理状態とは逆の論理レベルを、
生成するよう構成される、請求項１５に記載の信号サンプラ。
【請求項２１】
データ入力に結合され、前記データ信号を生成するよう構成された第１の入力バッファと、
入力クロック及び反転入力クロックに結合され、前記クロック及び前記反転クロックを生成するよう構成された第２の入力バッファと、
を更に備える、請求項１５に記載の信号サンプラ。
【請求項２２】
前記第１の入力バッファの出力に結合され、前記データ信号を所定の遅延量だけ遅延させて前記データ信号の前記信号サンプラへの到着時間が前記クロック及び前記反転クロックの前記信号サンプラへの到着時間の実質的な近傍になるよう構成された整合遅延装置を更に備える、請求項２１に記載の信号サンプラ。
【請求項２３】
前記第１の入力バッファが、前記データ入力及び基準信号に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記基準信号の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記基準信号の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２１に記載の信号サンプラ。
【請求項２４】
前記第１の入力バッファが、前記データ入力及び反転データ信号入力に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記反転データ入力の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記反転データ入力の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２１に記載の信号サンプラ。
【請求項２５】
データ入力に結合され、前記データ信号を生成するよう構成された第１の入力バッファと、
入力クロック及び反転入力クロックに結合され、前記クロックと前記反転クロックを生成するよう構成された一対の入力バッファと、
を更に備える、請求項１５に記載の信号サンプラ。
【請求項２６】
前記第１の入力バッファの出力に結合され、前記データ信号を所定の遅延量だけ遅延させて前記データ信号の前記信号サンプラへの到着時間が前記クロック及び前記反転クロックの前記信号サンプラへの到着時間の実質的な近傍になるよう構成された整合遅延装置を更に備える、請求項２５に記載の信号サンプラ。
【請求項２７】
前記第１の入力バッファが、前記データ入力及び基準信号に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記基準信号の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記基準信号の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２５に記載の信号サンプラ。
【請求項２８】
前記第１の入力バッファが、前記データ入力及び反転データ信号入力に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記反転データ入力の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記反転データ入力の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２５に記載の信号サンプラ。
【請求項２９】
前記一対の入力バッファが一対の差動クロック・バッファを備え、
前記入力クロック及び基準信号に結合された第１の差動クロック・バッファが、前記入力クロックの電圧が前記基準信号の電圧よりも高いときに前記クロックをアサートし、前記入力クロックの電圧が前記基準信号の電圧よりも低いときに前記クロックをネゲートするよう構成され、
前記反転入力クロック及び前記基準信号に結合された第２の差動クロック・バッファが、前記反転入力クロックの電圧が前記基準信号の電圧よりも高いときに前記反転クロックをアサートし、前記入力クロックの電圧が前記基準信号の電圧よりも低いときに前記反転クロックをネゲートするよう構成される、
請求項２５に記載の信号サンプラ。
【請求項３０】
前記一対の入力バッファが一対の差動クロック・バッファを備え、
前記入力クロック及び前記反転入力クロックに結合された第１の差動クロック・バッファが、前記入力クロックの電圧が前記反転入力クロックの電圧よりも高いときに前記クロックをアサートし、前記入力クロックの電圧が前記反転入力クロックの電圧よりも低いときに前記クロックをネゲートするよう構成され、
前記反転入力クロック及び前記入力クロックに結合された第２の差動クロック・バッファが、前記反転入力クロックの電圧が前記入力クロックの電圧よりも高いときに前記反転クロックをアサートし、前記入力クロックの電圧が前記反転入力クロックの電圧よりも低いときに前記反転クロックをネゲートするよう構成される、
請求項２５に記載の信号サンプラ。
【請求項３１】
少なくとも１つの信号サンプラを備える半導体デバイスであって、前記少なくとも１つの信号サンプラが、
データ信号をクロックのアクティブな遷移においてサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
前記データ信号を反転クロックのアクティブな遷移においてサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、前記出力信号を、前記第１のサンプリングされた信号の論理状態、前記第２のサンプリングされた信号の論理状態及び前記出力信号の以前の論理状態から導出するよう構成された評価器と、
を備える半導体デバイス。
【請求項３２】
半導体ウェーハであって、
少なくとも１つの信号サンプラを備える半導体デバイスを備え、
前記少なくとも１つの信号サンプラが、
データ信号をクロックのアクティブな遷移においてサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
前記データ信号を反転クロックのアクティブな遷移においてサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、前記出力信号を、前記第１のサンプリングされた信号の論理状態、前記第２のサンプリングされた信号の論理状態及び前記出力信号の以前の論理状態から導出するよう構成された評価器と、
を備える半導体ウェーハ。
【請求項３３】
電子システムであって、
少なくとも１つの入力装置と、
少なくとも１つの出力装置と、
少なくとも１つのプロセッサと、
少なくとも１つの半導体メモリを備えた少なくとも１つのメモリ・デバイスと、
を具備し、
前記少なくともの半導体メモリが少なくとも１つの信号サンプラを備え、
前記少なくとも１つの信号サンプラが、
データ信号をクロックのアクティブな遷移においてサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
前記データ信号を反転クロックのアクティブな遷移においてサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、前記出力信号を、前記第１のサンプリングされた信号の論理状態、前記第２のサンプリングされた信号の論理状態及び前記出力信号の以前の論理状態から導出するよう構成された評価器と、
を備える電子システム。
【請求項１】
信号をサンプリングする方法であって、
クロックのアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成する工程と。
反転クロックのアクティブな遷移においてデータ信号をサンプリングして第２のサンプリングされた信号を生成する工程と、
出力信号を、前記第１のサンプリングされた信号、前記第２のサンプリングされた信号及び該出力信号の以前の論理状態を評価することによって前記クロックのアクティブな遷移において生成する工程と、
を備える方法。
【請求項２】
前記クロックの前記アクティブな遷移が立ち上がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち下がりエッジである、請求項１に記載の方法。
【請求項３】
前記クロックの前記アクティブな遷移が立ち下がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち上がりエッジである、請求項１に記載の方法。
【請求項４】
評価が、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がアサートされたならば前記出力信号をアサートする工程と、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がネゲートされたならば前記出力信号をネゲートする工程と、
前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とが逆の論理状態にあれば前記出力信号を切り換える工程と、
を含む、請求項１に記載の方法。
【請求項５】
データ入力をバッファして前記データ信号を生成する工程と、
入力クロックをバッファして前記クロックと前記反転クロックとを生成する工程と、
を更に含む、請求項１に記載の方法。
【請求項６】
前記データ信号を所定の遅延量だけ遅延させて、前記データ信号の信号サンプラへの到着時間が前記クロックと前記反転クロックとの前記信号サンプラへの到着時間の実質的な近傍にあるようにする、請求項５に記載の方法。
【請求項７】
データ入力をバッファする前記工程が、前記データ入力を基準信号と比較して、前記データ入力の電圧の方が前記基準信号の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記基準信号の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項８】
データ入力をバッファする前記工程が、前記データ入力を反転データ入力と比較して、前記データ入力の電圧の方が前記反転データ入力の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記反転データ入力の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項９】
データ入力をバッファして、前記データ信号を生成する工程と、
入力クロックと反転入力クロックとをバッファして前記クロックと前記反転クロックとを生成する工程と、
を更に備える、請求項１に記載の方法。
【請求項１０】
前記データ信号を所定の遅延量だけ遅延させて、前記データ信号の信号サンプラへの到着時間が前記クロックと前記反転クロックとの前記信号サンプラへの到着時間の実質的な近傍にあるようにする、請求項９に記載の方法。
【請求項１１】
データ入力をバッファする前記工程が、前記データ入力を基準信号と比較して、前記データ入力の電圧の方が前記基準信号の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記基準信号の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項１２】
データ入力をバッファする前記工程が、前記データ入力を反転データ入力と比較して、前記データ入力の電圧の方が前記反転データ入力の電圧よりも高い場合には前記データ信号をアサートし、前記データ入力の電圧の方が前記反転データ入力の電圧よりも低い場合には前記データ信号をネゲートすることによって実行される、請求項５に記載の方法。
【請求項１３】
入力クロックをバッファする前記工程が、
前記入力クロックを基準信号と比較して、前記入力クロックの電圧の方が前記基準信号の電圧よりも高い場合には前記クロックをアサートし、前記入力クロックの電圧の方が前記基準信号の電圧よりも低い場合には前記クロックをネゲートする工程と、
前記反転入力クロックを前記基準信号と比較して、前記反転入力クロックの電圧の方が前記基準信号の電圧よりも高い場合には前記反転クロックをアサートし、前記反転入力クロックの電圧の方が前記基準信号の電圧よりも低い場合には前記反転クロックをネゲートする工程と、
によって実行される、請求項９に記載の方法。
【請求項１４】
入力クロックをバッファする前記工程が、前記入力クロックを反転入力クロックと比較して、前記入力クロックの電圧の方が前記反転入力クロックの電圧よりも高い場合には前記クロックをアサートし、前記入力クロックの電圧の方が前記反転入力クロックの電圧よりも低い場合には前記クロックをネゲートし前記反転クロックをアサートすることによって実行される、請求項９に記載の方法。
【請求項１５】
信号サンプラであって、
クロックのアクティブな遷移においてデータ信号をサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
反転クロックのアクティブな遷移において前記データ信号をサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、該出力信号を前記第１のサンプリングされた信号の論理状態と、前記第２のサンプリングされた信号の論理状態と、前記出力信号の以前の論理状態とから導出するよう構成された評価器と、
を具備する信号サンプラ。
【請求項１６】
前記クロックの前記アクティブな遷移が立ち上がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち下がりエッジである、請求項１５に記載の信号サンプラ。
【請求項１７】
前記クロックの前記アクティブな遷移が立ち下がりエッジであり、前記反転クロックの前記アクティブな遷移が立ち上がりエッジである、請求項１５に記載の信号サンプラ。
【請求項１８】
前記第１のサンプラが、前記クロックの前記アクティブな遷移において前記データ信号を捕捉して、前記データ信号上でサンプリングされた論理値を有する前記第１のサンプリングされた信号を生成するよう構成されるフリップフロップである、請求項１５に記載の信号サンプラ。
【請求項１９】
前記第２のサンプラが、前記反転クロックの前記アクティブな遷移において前記データ信号を捕捉して、前記データ信号上でサンプリングされた論理値を有する前記第２のサンプリングされた信号を生成するよう構成されるフリップフロップである、請求項１５に記載の信号サンプラ。
【請求項２０】
前記評価器が、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がアサートされた場合に、アサートされたレベルを、
前記第１のサンプリングされた信号及び前記第２のサンプリングされた信号がネゲートされた場合に、ネゲートされたレベルを、
前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とが逆の論理状態にある場合に、前記出力信号の前記以前の論理状態とは逆の論理レベルを、
生成するよう構成される、請求項１５に記載の信号サンプラ。
【請求項２１】
データ入力に結合され、前記データ信号を生成するよう構成された第１の入力バッファと、
入力クロック及び反転入力クロックに結合され、前記クロック及び前記反転クロックを生成するよう構成された第２の入力バッファと、
を更に備える、請求項１５に記載の信号サンプラ。
【請求項２２】
前記第１の入力バッファの出力に結合され、前記データ信号を所定の遅延量だけ遅延させて前記データ信号の前記信号サンプラへの到着時間が前記クロック及び前記反転クロックの前記信号サンプラへの到着時間の実質的な近傍になるよう構成された整合遅延装置を更に備える、請求項２１に記載の信号サンプラ。
【請求項２３】
前記第１の入力バッファが、前記データ入力及び基準信号に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記基準信号の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記基準信号の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２１に記載の信号サンプラ。
【請求項２４】
前記第１の入力バッファが、前記データ入力及び反転データ信号入力に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記反転データ入力の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記反転データ入力の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２１に記載の信号サンプラ。
【請求項２５】
データ入力に結合され、前記データ信号を生成するよう構成された第１の入力バッファと、
入力クロック及び反転入力クロックに結合され、前記クロックと前記反転クロックを生成するよう構成された一対の入力バッファと、
を更に備える、請求項１５に記載の信号サンプラ。
【請求項２６】
前記第１の入力バッファの出力に結合され、前記データ信号を所定の遅延量だけ遅延させて前記データ信号の前記信号サンプラへの到着時間が前記クロック及び前記反転クロックの前記信号サンプラへの到着時間の実質的な近傍になるよう構成された整合遅延装置を更に備える、請求項２５に記載の信号サンプラ。
【請求項２７】
前記第１の入力バッファが、前記データ入力及び基準信号に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記基準信号の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記基準信号の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２５に記載の信号サンプラ。
【請求項２８】
前記第１の入力バッファが、前記データ入力及び反転データ信号入力に結合された第１の差動バッファを備え、該差動バッファが、前記データ入力の電圧が前記反転データ入力の電圧よりも高いときに前記データ信号をアサートし、前記データ入力の電圧が前記反転データ入力の電圧よりも低いときに前記データ信号をネゲートするよう構成される、請求項２５に記載の信号サンプラ。
【請求項２９】
前記一対の入力バッファが一対の差動クロック・バッファを備え、
前記入力クロック及び基準信号に結合された第１の差動クロック・バッファが、前記入力クロックの電圧が前記基準信号の電圧よりも高いときに前記クロックをアサートし、前記入力クロックの電圧が前記基準信号の電圧よりも低いときに前記クロックをネゲートするよう構成され、
前記反転入力クロック及び前記基準信号に結合された第２の差動クロック・バッファが、前記反転入力クロックの電圧が前記基準信号の電圧よりも高いときに前記反転クロックをアサートし、前記入力クロックの電圧が前記基準信号の電圧よりも低いときに前記反転クロックをネゲートするよう構成される、
請求項２５に記載の信号サンプラ。
【請求項３０】
前記一対の入力バッファが一対の差動クロック・バッファを備え、
前記入力クロック及び前記反転入力クロックに結合された第１の差動クロック・バッファが、前記入力クロックの電圧が前記反転入力クロックの電圧よりも高いときに前記クロックをアサートし、前記入力クロックの電圧が前記反転入力クロックの電圧よりも低いときに前記クロックをネゲートするよう構成され、
前記反転入力クロック及び前記入力クロックに結合された第２の差動クロック・バッファが、前記反転入力クロックの電圧が前記入力クロックの電圧よりも高いときに前記反転クロックをアサートし、前記入力クロックの電圧が前記反転入力クロックの電圧よりも低いときに前記反転クロックをネゲートするよう構成される、
請求項２５に記載の信号サンプラ。
【請求項３１】
少なくとも１つの信号サンプラを備える半導体デバイスであって、前記少なくとも１つの信号サンプラが、
データ信号をクロックのアクティブな遷移においてサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
前記データ信号を反転クロックのアクティブな遷移においてサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、前記出力信号を、前記第１のサンプリングされた信号の論理状態、前記第２のサンプリングされた信号の論理状態及び前記出力信号の以前の論理状態から導出するよう構成された評価器と、
を備える半導体デバイス。
【請求項３２】
半導体ウェーハであって、
少なくとも１つの信号サンプラを備える半導体デバイスを備え、
前記少なくとも１つの信号サンプラが、
データ信号をクロックのアクティブな遷移においてサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
前記データ信号を反転クロックのアクティブな遷移においてサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、前記出力信号を、前記第１のサンプリングされた信号の論理状態、前記第２のサンプリングされた信号の論理状態及び前記出力信号の以前の論理状態から導出するよう構成された評価器と、
を備える半導体ウェーハ。
【請求項３３】
電子システムであって、
少なくとも１つの入力装置と、
少なくとも１つの出力装置と、
少なくとも１つのプロセッサと、
少なくとも１つの半導体メモリを備えた少なくとも１つのメモリ・デバイスと、
を具備し、
前記少なくともの半導体メモリが少なくとも１つの信号サンプラを備え、
前記少なくとも１つの信号サンプラが、
データ信号をクロックのアクティブな遷移においてサンプリングして第１のサンプリングされた信号を生成するよう構成された第１のサンプラと、
前記データ信号を反転クロックのアクティブな遷移においてサンプリングして第２のサンプリングされた信号を生成するよう構成された第２のサンプラと、
前記クロックの前記アクティブな遷移において出力信号を生成し、前記出力信号を、前記第１のサンプリングされた信号の論理状態、前記第２のサンプリングされた信号の論理状態及び前記出力信号の以前の論理状態から導出するよう構成された評価器と、
を備える電子システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００８−５１０３８７（Ｐ２００８−５１０３８７Ａ）
【公表日】平成２０年４月３日（２００８．４．３）
【国際特許分類】
【出願番号】特願２００７−５２５８００（Ｐ２００７−５２５８００）
【出願日】平成１７年８月１１日（２００５．８．１１）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２８６１１
【国際公開番号】ＷＯ２００６／０２０７９５
【国際公開日】平成１８年２月２３日（２００６．２．２３）
【出願人】（５０００１４０６８）マイクロン テクノロジー，インコーポレイテッド (69)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２０年４月３日（２００８．４．３）
【国際特許分類】
【出願日】平成１７年８月１１日（２００５．８．１１）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２８６１１
【国際公開番号】ＷＯ２００６／０２０７９５
【国際公開日】平成１８年２月２３日（２００６．２．２３）
【出願人】（５０００１４０６８）マイクロン テクノロジー，インコーポレイテッド (69)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
[ Back to top ]