【課題】内部でデータ基準電圧を生成する半導体装置を提供すること。
【解決手段】本発明の半導体装置は、設定されたデータパターンを有する比較データを外部から印加されて設定された電圧レベル差を有してスイングさせることによって、その論理レベルを明確に区分して格納するデータ格納部と、テスト進入／脱出コマンドにより定義されるテスト動作区間の間に、外部から印加されるレベルテストコードに応答してその電圧レベルが決定されるデータ基準電圧のレベルに基づいて、設定された時間ごとに前記設定されたデータパターンを有する状態で外部から印加されるテストデータの論理レベルを決定し、論理レベルの決定された前記テストデータと前記比較データの論理レベルを比較してテスト結果信号を生成するテスト動作部と、前記テスト進入コマンドに応答してアクティブになり、前記テスト結果信号に応答して非アクティブになるテスト動作測定信号を生成するテスト動作測定信号生成部と、を備える。 （もっと読む）

【課題】本発明は、テスト速度を向上させることができる半導体メモリ装置及びそのためのテスト回路に関するものである。
【解決手段】本発明に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含む。 （もっと読む）

【課題】
実施形態は、解析が簡便な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、メモリ部（１００）と、前記メモリ部（１００）に接
続されるコントローラ部（２００）と、前記コントローラ部（２００）に接続される第１
入出力部（３００）と、前記メモリ部（１００）と前記コントローラ部（２００）の間の
ノードに電気的に接続され、前記第１入出力部（３００）とは異なる第２入出力部（４０
０）とを備える。 （もっと読む）

【課題】ＣＲＣ機能を有し、ライト動作とリード動作を高速に行うことができる半導体装置を提供する。
【解決手段】メモリセルアレイ（メモリセルアレイ１１）と、巡回冗長論理符号を生成する誤り検出符号生成回路（誤り検出符号生成回路２０）と、メモリセルアレイから読み出されたデータに巡回冗長論理符号を付加してデータ入出力端子を介して半導体装置の外部へリードデータとして出力し、或いは半導体装置の外部からライトデータが入力されて、前記メモリセルアレイへ書き込むデータを誤り検出符号生成回路に出力するデータ入出力部（データ入出力部１９）と、メモリセルアレイとデータ入出力部との間に配置されるバス配線（リードライトバス）と、誤り検出符号生成回路とデータ入出力部との間に配置される巡回冗長論理符号配線（ＣＲＣ信号線）と、を備える。 （もっと読む）

【課題】
実施形態は、制御部をテスト可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間に設けられた複数のデータバスと、入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、前記入力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部とを含む。 （もっと読む）

【課題】精度良く被試験デバイスを試験する。
【解決手段】データ信号とクロック信号とを授受する被試験デバイスを試験する試験装置であって、被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部と、被試験デバイスが出力するデータ信号を、被試験デバイスが出力するクロック信号に応じたタイミングで取得するデータ取得部と、データ取得部が取得したデータ信号を期待値と比較した比較結果に基づいて被試験デバイスの良否を判定する判定部と、調整時において、データ信号を取得するタイミングを生成するためのクロック信号の遅延量を調整する調整部とを備える試験装置を提供する。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されてしまうおそれがある。
【解決手段】サーバー１００は、複数の接点を介してメモリ装置１０が接続され、複数の接点を介してメモリ装置１０から複数ビットのデータが入力するコネクタ２０と、コネクタ２０を介して入力する複数ビットのデータに含まれるビットにエラーが生じているか否かを判断するビットエラー検出部４１と、ビットエラー検出部４１によりエラーが検出されたビットに対応する接点を含む第１配線と、ビットエラー検出部４１によりエラーが検出されなかったビットに対応する接点を含む第２配線と、に対してテスト波形を入力し、このテスト波形に応じて第１及び第２配線夫々にて生じる反射波のレベル差を評価することで第１配線の状態を判定する接続確認回路５０と、を備える。 （もっと読む）

【課題】データ入力経路を介して入力されたデータをデータ出力経路で直接伝達できる半導体装置を提供する。また、データ経路の信頼性を検証できる半導体装置を提供する。
【解決手段】データ伝送ラインを介して伝送された書き込みデータを保存して、保存されたデータを読み取りデータとして前記データ伝送ラインに伝送するメモリアレイと、データ書き込みコマンドに応答してデータ伝送ラインに書き込みデータを駆動するデータ書き込み部と、データ検証信号が非活性化されるとデータ読み取りコマンドに応答してデータ伝送ラインを介して伝送される読み取りデータを感知して、データ検証信号が活性化されるとデータ書き込みコマンドに応答してデータ伝送ラインを介して伝送される書き込みデータを感知するデータ読み取り部とを備える半導体装置。 （もっと読む）

【課題】高速インターフェースのＡＣ特性を測定する場合において、簡単な回路構成で信号種による差動入力回路での遅延時間差の発生をなくして、安価で低速なＬＳＩ検査装置で測定を行うことができる半導体集積装置を提供する。
【解決手段】第１、第２の差動入力回路１３、２０を含むデータ入出力を行う高速インターフェース回路を備えた半導体集積装置において、第１、第２の差動入力回路１３、２０の一方の入力側にデータ入力又は基準電圧のいずれか一方を選択入力するための選択器２２を有し、ＡＣ特性を測定するテストモード時は、選択器２２による入力選択により第１、第２の差動入力回路１３、２０の一方の入力側へ基準電圧を入力し、第１、第２の差動入力回路の他方の入力側へ高速インターフェース回路からの出力データを入力する。 （もっと読む）

【課題】データの入出力用端子のうち、一部の端子にテスト用ピンを接続することで、全ての入出力用回路の検査を可能にした半導体装置を提供する。
【解決手段】複数の外部端子と、複数のメモリセルを含むメモリセルアレイと、複数の外部端子のそれぞれに対応して、外部端子とメモリセルアレイとの間に並列に設けられた入力回路および出力回路と、検査対象の外部端子に対応して設けられた入力回路に所定のメモリセルから出力回路および外部端子を介してデータが入力されると、データに基づく信号を、検査対象の外部端子とは異なる所定の外部端子に出力する検出部とを有する。 （もっと読む）

【課題】 故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路が開示される。
【解決手段】 故障捕捉回路は、複数のチャネルを備え、ＭＵＴに接続するように適合される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そこからの出力信号を処理して故障情報にするように動作する。テスト時間を最小化するために、故障メモリ回路および高速リンクが設けられる。高速リンクは、故障メモリ回路を故障検出回路に接続し、シリアルデータ転送能力をその間に提供する。 （もっと読む）

【課題】一回だけ書込み可能な不揮発性メモリー（ライトワンスＰＲＯＭ）について、書込み前に書込み実施後の動作不良品を事前に取り除き、不良確率を低減したライトワンスＰＲＯＭを提供する。
【解決手段】ＰＲＯＭコア複数Ｂｉｔと、ＰＲＯＭ状態確認回路と、それらを制御するＰＲＯＭ制御回路とで構成されるライトワンスＰＲＯＭであり、前記ＰＲＯＭ状態確認回路が、各前記ＰＲＯＭコアについて、未書込みのＢｉｔは、ライトワンスメモリー素子が正常に未書込みの状態であることを確認する動作と、既書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に既書込みの状態であることを確認する動作と、未書込みのＢｉｔで、仮想的に前記ライトワンスメモリー素子を既書込みの状態にして、書込み後に前記ＰＲＯＭコアの出力が既書込みの場合の出力を出すことを確認する動作とを有し、それぞれの動作の制御を前記ＰＲＯＭ制御回路で行うことができる。 （もっと読む）

【課題】半導体記憶装置の動作テストに際し、ストローブ信号の発生タイミングを適切に設定する。
【解決手段】テストシステム１００は、半導体記憶装置の動作テストを実行するためのシステムである。受信部１１０は、半導体記憶装置（ＤＵＴ）から送出されるデータを受信する。検出試行部１１６は、ストローブ信号の発生タイミングにおいて、データの検出を試行する。タイミング制御部１１２は、ストローブ信号の発生タイミングを変化させる。検出可能範囲記録部１１８は、データの検出に成功した発生タイミングの範囲を検出可能範囲として記録する。動作テスト実行部１２０は、検出可能範囲内にストローブ信号の発生タイミングを設定した上で、動作テストを実行する。 （もっと読む）

【課題】簡単な構成により、用途が異なるパッドを同一のパッドで兼用することができる半導体装置および半導体装置の制御方法を提供する。
【解決手段】半導体装置１００は、共用パッド１２０と、電源電位を生成する内部発生電源部１１０と、共用パッド１２０と内部発生電源１１０との間を接続状態または非接続状態にするＮＭＯＳスイッチ１４０と、共用パッド１２０に電源電位と異なる特定電位が供給された場合には、ＮＭＯＳスイッチ１４０を非接続状態にするとともに、特定機能を指示する特定指示信号を出力し、共用パッド１２０に特定電位が供給されない場合には、ＮＭＯＳスイッチ１４０を接続状態にする制御部１３０と、を含む。 （もっと読む）

【課題】同一構成の記憶装置を複数同時にテストする際、異なる記憶装置のテスト結果を互いに異なる出力端子から出力させる。
【解決手段】期待値比較回路１２０は、メモリ１１０から読み出された３２ビットデータと予め設定された期待値とを比較して、１ビット毎に一致しているか否かの比較結果を出力する。第１圧縮回路１３０は、期待値比較回路１２０による比較結果を８ビットの暫定圧縮データに圧縮する。第２圧縮回路１４０は暫定圧縮データをさらに１ビットの圧縮データに圧縮する。出力端子指定部１６０は、切替回路１５０が第２圧縮回路１４０による圧縮データを出力する際に、複数のプローブパッド１７０またはマイクロバンプパッド１９０のうち何れに切り替えて出力を行うべきかを指定する。 （もっと読む）

【課題】半導体装置上の高速動作が可能な半導体記憶装置を実仕様周波数でも所望の動作を行うか確認する手段を提供する。
【解決手段】半導体記憶装置８２２と論理回路１２３とを有する半導体装置８２７において、半導体記憶装置８２２は２つのメモリアレイ領域８０２ａ，８０２ｂを備え、一方の出力をもう一方の入力として、かつ各々の読み出し書き込み制御が逆にできるようにして、半導体記憶装置８２２自体で検査できるようにする。 （もっと読む）

【課題】ストレス印加テスト時の消費電流の増大を抑制する。
【解決手段】一端が互いに接続され、メモリセルに対するデータを入出力するローカルＩＯ線ＬＩＯおよびメインＩＯ線ＭＩＯと、第１のテストモードにおいて、ローカルＩＯ線ＬＩＯの他端にＶＤＬレベルの電圧を印加する回路ブロックＶＢＬＰＢＦと、第２のテストモードにおいて、メインＩＯ線ＭＩＯの他端にＶＤＤレベルの電圧を印加する回路ブロックＷＡＭＰと、を有する半導体記憶装置であって、第１および第２のテストモードに応じて、電圧レベルの異なる制御信号ＢＬＥＱ’を出力する回路ブロックＢＬＥＱＣＴと、第１および第２のテストモードにおいてローカルＩＯ線ＬＩＯおよびメインＩＯ線ＭＩＯに流れる電流の値を制御信号ＢＬＥＱ’に応じて制限するトランスファゲートと、を有する。 （もっと読む）

【課題】 テスト用の回路と配線を最小限にして、多くの端子の接続テストを効率的に実施する。
【解決手段】 半導体装置は、複数の入力端子を介して複数データを受信し、クロック信号に同期して複数のデータから一のデータを選択して共通バスに供給する。半導体装置は、共通バスのデータを複数の出力端子の内の第１出力端子から出力し、共通バスのデータを反転させた反転データを複数の出力端子の内の第１出力端子に隣接する第２出力端子から出力する。そして、半導体装置は、第１出力端子から出力されるデータおよび第２出力端子から反転データをチェックすることで製造される。 （もっと読む）

【課題】汎用ポートをＪＴＡＧポートとして利用できるメモリチップを提供することである。
【解決手段】マルチピンポートをＪＴＡＧポートとして利用するメモリチップはＪＴＡＧコントローラ、少なくとも１つの内部ブロック及び構成ユニットを備え、構成ユニットにより、そのチップのマルチピンポートの１つの４ピンが選択的に構成され、ＪＴＡＧデータがＪＴＡＧコントローラに或いは非ＪＴＡＧデータが少なくとも１つの内部ブロックに伝送される。構成ユニットは一般に永続的に、或いは変更可能に構成することができる。例えば変更可能な構成ユニットは、揮発性メモリ（ＶＭ）構成ユニットであるか、或いはプログラム可能論理デバイス（ＰＬＤ）の積項出力部であることができる。 （もっと読む）