情報処理装置及びその作動方法
【課題】モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されてしまうおそれがある。
【解決手段】サーバー１００は、複数の接点を介してメモリ装置１０が接続され、複数の接点を介してメモリ装置１０から複数ビットのデータが入力するコネクタ２０と、コネクタ２０を介して入力する複数ビットのデータに含まれるビットにエラーが生じているか否かを判断するビットエラー検出部４１と、ビットエラー検出部４１によりエラーが検出されたビットに対応する接点を含む第１配線と、ビットエラー検出部４１によりエラーが検出されなかったビットに対応する接点を含む第２配線と、に対してテスト波形を入力し、このテスト波形に応じて第１及び第２配線夫々にて生じる反射波のレベル差を評価することで第１配線の状態を判定する接続確認回路５０と、を備える。
【解決手段】サーバー１００は、複数の接点を介してメモリ装置１０が接続され、複数の接点を介してメモリ装置１０から複数ビットのデータが入力するコネクタ２０と、コネクタ２０を介して入力する複数ビットのデータに含まれるビットにエラーが生じているか否かを判断するビットエラー検出部４１と、ビットエラー検出部４１によりエラーが検出されたビットに対応する接点を含む第１配線と、ビットエラー検出部４１によりエラーが検出されなかったビットに対応する接点を含む第２配線と、に対してテスト波形を入力し、このテスト波形に応じて第１及び第２配線夫々にて生じる反射波のレベル差を評価することで第１配線の状態を判定する接続確認回路５０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置及びその作動方法に関する。
【背景技術】
【０００２】
サーバー等の情報処理装置においては、メインメモリとして活用されるメモリモジュールが装置本体（マザーボード等）に対して実装される。情報処理装置において、メインメモリが果たす役割は大きい。従って、情報処理装置内にメモリモジュールを組み込んだ状態でメモリモジュールの動作診断することが望ましい。
【０００３】
特許文献１は、半導体試験システムに関し、同文献の図４に示すように、まず、オープン・ショート検査をし、その後、オープン箇所がある場合、オープン箇所を特定するための工程を行う点が開示されている。オープン・ショート検査には、同文献の図６に開示された直流測定器を活用して行われる。オープン箇所の特定のため、同文献の図２の波形検出用波形電圧比較回路２０は、実際の接続確認検査において戻ってきた反射信号の波形と、波形検出レジスタ１８にストアされている参照データの波形とを比較する。同回路２０は、反射信号波形が正常波形信号と一致している場合、正常信号を出力する。同回路２０は、反射信号波形がオープン波形信号のいずれかと一致している場合、そのいずれかと一致していることを示すオープン箇所指示信号を出力する。同回路２０は、反射信号が、いずれとも異なるときは異常信号と共に、その反射信号波形を出力する。なお、同文献のページ５左上欄に記載のように、図２に示す波形検出レジスタ１８には、接点Ｐ１〜Ｐ５を個別的にオープンにした状態で取得した反射波形のデータを予め登録しておく点が説明されている。
【０００４】
特許文献２は、コネクタの接続確認装置に関し、同文献の図２に示す回路構成を採用する。接触不良の有無を確認する際には、同文献の図２に示すスイッチＢをオンとし、スイッチＡをオフとした状態で接続確認する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１１４４４５号公報
【特許文献２】特開平１１−２９６２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリモジュールの動作診断は、本体側コネクタに対してメモリモジュールを差し込み、両者の電気的接続を確保したうえで行うと良い。コネクタに対するメモリモジュールの装着によって、メモリモジュールは、コネクタを介して本体側のメモリコントローラに接続され、メモリコントローラは、メモリモジュールの動作確認を実行する。
【０００７】
しかしながら、メモリコントローラによるメモリモジュールの動作検証を経ても、メモリモジュールの動作不良が、メモリモジュールとコネクタ間の接続不良に起因して生じていることは分からない。従って、メモリモジュールの動作確認によって不良と判断されたメモリモジュールの中には、それ自体は良品であるものも含まれ得る。不良品として判断されたメモリモジュールは製品に組み込まれない場合があり、この場合、メモリモジュールの歩留まりが最終段階にて劣化してしまう。
【０００８】
上述の説明から明らかなように、本体装置に対してモジュールを組み込んだ状態でモジュールの動作確認を本体側にて行う場合、モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されてしまうおそれがある。なお、上述の説明では、メモリモジュールをモジュール例として説明しているが、これに限られるものではない。
【課題を解決するための手段】
【０００９】
本発明に係る情報処理装置は、複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタと、 前記コネクタに対して接続されると共に、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断するビットエラー判定手段と、前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する接続状態判定手段と、を備える。
【００１０】
本発明にかかる情報処理装置の作動方法は、複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタを備える情報処理装置の作動方法であって、ビットエラー判定手段は、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断し、接続状態判定手段は、前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する。
【発明の効果】
【００１１】
本発明によれば、モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されることを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる情報処理装置の概略的ブロック図である。
【図２】実施の形態１にかかる情報処理装置の動作を説明するための説明図である。
【図３】実施の形態１にかかる情報処理装置の具体的な構成例を示す回路図である。
【図４】実施の形態１にかかる検査工程を説明するための概略図である。
【図５】参考例にかかる情報処理装置の概略的ブロック図である。
【図６】参考例にかかる検査工程を説明するための概略図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、情報処理装置の概略的ブロック図である。図２は、情報処理装置の動作を説明するための説明図である。図３は、情報処理装置の具体的な構成例を示す回路図である。図４は、検査工程を説明するための概略図である。
【００１４】
図１に示すように、サーバー（情報処理装置）１００は、メモリ装置（モジュール）１０、コネクタ２０、接続切り替えスイッチ（接続切り替え手段）３０、メモリコントローラ（制御手段）４０、及び接続確認回路（接続状態判定手段）５０を有する。メモリコントローラ４０は、ビットエラー検出部（ビットエラー判定手段、エラー判定手段）４１を有する。接続確認回路５０は、ライン選択制御部（配線選択手段）５１、テスト波形ドライバ（テスト波形供給手段）５２、反射波比較部（レベル差検出手段）５３、及び差分判定部（レベル差判定手段）５４を有する。
【００１５】
図１から明らかなように、説明の便宜上、メモリ装置１０とメモリコントローラ４０間の接続配線数は簡略表示されている。はじめに、上述の構成要素の接続関係に着目して説明する。
【００１６】
メモリ装置１０は、出力端子Ｔ１０〜Ｔ１６を有する。コネクタ２０は、入力端子Ｔ２０〜Ｔ２６を有する。接続切り替えスイッチ３０は、入力端子Ｔｉ３１〜Ｔｉ３７を有する。接続切り替えスイッチ３０は、第１の出力端子群として出力端子Ｔｏ４１〜Ｔｏ４７を有し、第２の出力端子群として出力端子Ｔｏ５１〜Ｔｏ５７を有する。なお、以降、入力、出力端子等を区別せずに単に端子と呼ぶ場合がある。
【００１７】
コネクタ２０に対するメモリ装置１０の装着に応じて、メモリ装置１０の端子Ｔ１０〜Ｔ１６とコネクタ２０の端子Ｔ２０〜Ｔ２６とは個別接続される。端子Ｔ１０と端子Ｔ２０同士の接触により、両者の間に接点Ｎ１０が生じる。同様に、Ｎ１１〜Ｎ１６が生じる。なお、コネクタ２０に対するメモリ装置１０の装着が不完全の場合、接点が良好に生じず、オープン箇所が生じてしまう。なお、コネクタ、メモリ装置の具体的形状は任意である。例えば、メモリ装置は、ドーターボード上にメモリチップが実装されたボード状部品である。例えば、コネクタは、メモリボードの一端に設けられた端子を挟持して保持するように構成されている。
【００１８】
コネクタの端子Ｔ２０〜Ｔ２６は、接続切り替えスイッチ３０の端子Ｔｉ３１〜Ｔｉ３７に個別接続される。なお、端子Ｔ２０〜２６と端子Ｔｉ３１〜Ｔｉ３７間の接続は信頼性高く確保されている。
【００１９】
接続切り替えスイッチの端子Ｔｏ４１〜Ｔｏ４７は、配線Ｌ３０〜Ｌ３６を介して、メモリコントローラ４０の端子群に個別接続される。接続切り替えスイッチの端子Ｔｏ５１〜Ｔｏ５７は、配線Ｌ４０〜Ｌ４６を介して、接続確認回路５０の端子群に個別接続される。接続切り替えスイッチ３０とメモリコントローラ４０間の接続も信頼性高く確保されている。接続切り替えスイッチ３０と接続確認回路５０間の接続も信頼性高く確保されている。
【００２０】
メモリコントローラ４０に設けられたビットエラー検出部４１の出力端子は、接続切り替えスイッチ３０の入力端子に接続され、ライン選択制御部５１の入力端子に接続される。ライン選択制御部５１の出力端子は、テスト波形ドライバ５２に接続される。テスト波形ドライバ５２は、２つの出力端子を有する。テスト波形ドライバ５２の第１出力端子は、配線Ｌ１を介して、ライン選択制御部５１の第１入力端子に接続される。テスト波形ドライバ５２の第２出力端子は、配線Ｌ２を介して、ライン選択制御部５１の第２入力端子に接続される。配線Ｌ１は、接点ＤＮ１を介して反射波比較部５３の第１入力端子に接続される。配線Ｌ２は、接点ＤＮ２を介して反射波比較部５３の第２入力端子に接続される。反射波比較部５３の出力端子は、差分判定部５４の入力端子に対して接続される。差分判定部５４の出力端子は、ビットエラー検出部４１の入力端子に対して接続される。
【００２１】
以下、上述のように説明した各構成素子の機能等について説明する。
【００２２】
サーバー１００は、一般的な情報処理装置であって、CPU(Central Processing Unit)等の演算処理装置、ハードディスク等の主記憶装置、マザーボード、ドーターボード等の基板等を具備する。
【００２３】
メモリ装置１０は、一次記憶装置として機能する記憶装置である。メモリ装置１０は、コネクタ２０に対して差し込まれることで、コネクタ２０が設けられた基板に対して実装される。メモリ装置１０は、論理値を記憶するメモリセルが多数配置されたメモリセル配置領域に加えて、複数のデータ線、複数のアドレス線、及び複数の制御線を内部に有する。
【００２４】
コネクタ２０は、一般的なコネクタであり、ここでは、マザーボード上に設けられている。接続切り替えスイッチ３０は、メモリ装置１０の出力先を、メモリコントローラ４０及び接続確認回路５０のいずれかに振り分けるスイッチング回路である。通常動作時、接続切り替えスイッチ３０は、端子Ｔｉ３１〜Ｔｉ３７の入力を、端子Ｔｏ４１〜Ｔｏ４７から出力する。検査動作時、接続切り替えスイッチ３０は、端子Ｔｉ３１〜Ｔｉ３７の入力を、端子Ｔｏ５１〜Ｔｏ５７から出力する。接続切り替えスイッチ３０の選択状態は、ビットエラー検出部４１の出力信号によって決定づけられる。
【００２５】
メモリコントローラ４０は、周知のように、メモリ装置１０に対するメモリアクセスを制御する制御部である。ビットエラー検出部４１は、メモリ装置１０の出力データに含まれる冗長ビットに基づいて、メモリ装置１０の動作状態を判定する機能回路である。ビットエラー検出部４１は、上述の冗長ビットからメモリ装置１０の出力データを構成するビット群のいずれにエラーがあるのかを判定する。なお、ビットエラー検出部４１によるビットエラーの検出手法は、現時点において確立されており、ここでは詳細な説明は省略する。
【００２６】
ビットエラー検出部４１は、ビットエラーを検出すると、ビットエラー検出信号（Sig_error）を出力する。ビットエラー検出信号に応じて、接続切り替えスイッチ３０は、端子Ｔｉ３１〜Ｔｉ３７と端子Ｔｏ５１〜Ｔｏ５７とを接続させる。ライン選択制御部５１は、ビットエラー検出信号に基づいて、配線Ｌ４０〜Ｌ４６の中から一組の出力配線を選択する。一組の配線は、エラーが生じたビットに対応する配線（以下、単に検査用配線と呼ぶ場合がある）と、エラーが生じなかったビットに対応する配線（以下、単に比較用配線と呼ぶ場合がある）とによって構成される。ライン選択制御部５１は、ライン選択動作の完了後、スタート信号（Sig_start）をテスト波形ドライバ５２に対して出力する。なお、ビットエラー検出信号は、どの配線を検査用配線として選択し、どの配線を比較用配線として選択するのかを指示する情報を含むものとする。ライン選択制御部５１の具体的な構成は任意であるが、例えば、ビットエラー検出信号を処理するコントローラと、スイッチング回路部とによりライン選択制御部５１を構成すると良い。
【００２７】
テスト波形ドライバ５２は、上述のスタート信号（Sig_start）の入力に応じて、各配線Ｌ１、Ｌ２に対して同一波形のテスト波形（検査波形）を出力する。配線Ｌ１、Ｌ２に入力された各波形は、ライン選択制御部５１によって選択された配線（検査用配線、比較用配線）を介してメモリ装置１０側へ伝搬する。メモリ装置１０とコネクタ２０間に正常に接点が生じていれば、検査用配線に入力された波形は、メモリ装置へ入力する。しかし、メモリ装置１０とコネクタ２０間に接点が生じていない場合、検査用配線に入力された波形は、そのオープン箇所にて反射される。なお、オープン箇所の有無の判別が可能であることが担保されれば、テスト波形の具体的な波形形状は任意である。
【００２８】
反射波比較部５３は、配線Ｌ１、Ｌ２から個別入力する各波形を比較して各波形のレベル差を検出する。反射波比較部５３は、検出したレベル差に応じた値の信号を出力する。差分判定部５４は、反射波比較部５３からの入力値が閾値を超えるか否かを判定する。差分判定部５４は、反射波比較部５３からの入力値が閾値を超える場合、検査用配線にオープン箇所が含まれることを示す信号をビットエラー検出部４１に出力する。ビットエラー検出部４１は、オープン箇所が含まれるビットを特定するための信号を外部の処理回路―出力する（Sig_out）。
【００２９】
上述のように、検査用配線は、エラーが生じたビットに対応する配線であり、比較用配線は、エラーが生じなかったビットに対応する配線である。比較用配線には、メモリ装置１０とコネクタ２０間で接点が正常に生じている。他方、検査用配線には、メモリ装置１０とコネクタ２０間で接点が正常に生じていない可能性がある。検査用配線においてメモリ装置１０とコネクタ２０間に接点が生じていない場合、検査用配線と比較用配線との間で入力波形の反射位置が異なる。この各入力波形の反射位置の相違は、配線Ｌ１、Ｌ２を介して反射波比較部５３に入力するサンプリング波形間の波形の相違となって現れる。差分判定部５４に設定される閾値は、サンプリング波形間の波形の相違が、検査用配線においてメモリ装置１０とコネクタ２０間で接点が正常に生じていないことを示すように設定されている。このような仕組みによって、コネクタとメモリ装置間の接続状態が診断される。
【００３０】
図２を参照して、上述の点について補足的に説明する。図２では、端子名Ｔ１０に対応するビットには、ビット名Ｂ１が付されている。他の端子名についても同様にビット名が付されている。
【００３１】
図２に示す場合、ビットエラー検出部４１は、冗長ビットの信号処理に基づいて、メモリ装置１０の出力端子Ｔ１３に対応するビットにエラーが生じていると判定する。ビットエラー検出部４１は、メモリ装置１０のその余の出力端子に対応するビットにエラーが生じていないと判定する。ビットエラー検出部４１は、接続切り替えスイッチ３０に対して信号を出力し、端子Ｔｉ３１〜Ｔｉ３７が端子Ｔｏ４１〜Ｔ４７に接続されていた状態から、端子Ｔｉ３１〜Ｔｉ３７が端子Ｔｏ５１〜Ｔ５７に接続される状態に切り替えさせる。また、ビットエラー検出部４１は、エラー有りビットに対応する配線Ｌ４３とエラー無しビットに対応する配線Ｌ４４とを選択するように指示する信号をライン選択制御部５１に出力し、配線Ｌ４３を検査用配線とし、配線Ｌ４４を比較用配線として選択させる。これによって、配線Ｌ１と配線Ｌ４４が接続され、配線Ｌ２と配線Ｌ４３とが接続される。一組の配線の選択処理後、ライン選択制御部５１は、テスト波形ドライバ５２に対して波形出力を指示する。
【００３２】
図２に示す場合、テスト波形ドライバ５２から配線Ｌ１に入力した波形は、配線Ｌ４４、端子Ｔｏ５５、端子Ｔｉ３５、配線Ｌ２４、端子Ｔ２４、接点Ｎ１４、及び端子Ｔ１４を介してメモリ装置１０に入力する。他方、テスト波形ドライバ５２から配線Ｌ２に入力した波形は、配線Ｌ４３、端子Ｔｏ５４、端子Ｔｉ３４、配線Ｌ２３、端子Ｔ２３、及び接点Ｎ１３を介してメモリ装置１０側へ伝搬する。この伝搬信号は、接点Ｎ１３が生じていれば端子Ｔ１３を介してメモリ装置１０に入力し、接点Ｎ１３が生じていなければ、そのオープン箇所にて反射する。
【００３３】
図３を参照して、図１に示した構成素子の具体的な構成例について説明する。なお、ここでは、図２に示した場合を前提として説明する。
【００３４】
メモリ装置１０は、キャパシタＣ１、レジスタＲ１、キャパシタＣ２、レジスタＲ２、によって簡略的に表現される。テスト波形ドライバ５２内では、配線Ｌ１、Ｌ２は結線されており、ドライバ５２ａの出力は、配線Ｌ１、Ｌ２が結線された配線Ｌ０に供給される。各配線Ｌ１、Ｌ２にはバッファが設けられている。反射波比較部５３は、図３に模式的に示すような作動増幅器によって構成される。アンプＡＭＰの＋入力端子には抵抗Ｒ３が接続される。アンプＡＭＰの出力端子と＋入力端子間を接続する帰還配線には抵抗Ｒ４が設けられる。なお、抵抗Ｒ３は、アンプＡＭＰの入力間のレベル調整をするために設けられている。作動増幅器は、＋入力端子と−入力端子間の入力電圧値の差分を検出し、この差分値に応じた値の電圧値を出力する。差分判定部５４は、コンパレータ等により構成され、作動増幅器５３の出力電圧値が、予め設定された閾値電圧を超えると、オープン検出を示す接続状態判定信号を出力する。なお、図３に示す回路構成は一例であり、本発明は、この例に限られるべきものではない。
【００３５】
図４を参照して、不具合の切り分けフローについて説明する。上述の構成及び手順に則り、接続確認を行う（Ｓ１０）。接続ある場合（メモリ装置とコネクタ間にオープン箇所がない場合）と接続がない場合（メモリ装置とコネクタ間にオープン箇所がある場合）の双方において再現試験が行われる。接続がある場合でも、メモリ装置とコネクタ間以外でオープン箇所が生じている可能性もあるためである。
【００３６】
再現試験（Ｓ２０）により、次のように原因が区分される。Ｒ１の場合、メモリ装置に不具合がある。Ｒ２の場合、本体装置に不具合がある。Ｒ３の場合、その他の不具合の場合である（但し、接続不具合の場合を含む）。再現試験（Ｓ３０）により、次のように原因が区分される。Ｒ１の場合、メモリ装置に不具合がある。Ｒ２の場合、本体装置に不具合がある。Ｒ３の場合、その他の不具合の場合である（但し、接続不具合は含まれない）。
【００３７】
上述の説明から明らかなように、本実施形態に係るサーバー１００は、メモリコントローラ４０のビットエラー判定結果に基づいて、検査用配線と比較用配線とを一組の配線として選択し、一組の配線に対してテスト波形を入力し、一組の配線から検出される各反射波形のレベル差の評価により、検査用配線内に意図しないオープン箇所が含まれることを検出する。メモリコントローラ４０によるビットエラーの検出は信頼性が高いため、ビットエラー有り／無しの結果に依存してオープン箇所の検査を行うことができる。この場合、オープン箇所の検査のために、サーバー１００に対して複雑なコントローラを別途設ける必要はなく、サーバー１００の構成の複雑化／高価格化を避けつつ、オープン箇所の検査を実機で行うことができる。この接続確認は、製品の出荷後、サーバー１００の納入先においても行うことが可能であるため、メモリ増設時に生じうる接続不具合への対処方法としても非常に有効である。
【００３８】
参考例
図５及び図６を参照して参考例の場合について説明する。本参考例では、図１と図５との比較から明らかなように、本例では、図１に示された接続切り替えスイッチ３０、及び接続確認回路５０が設けられていない。メモリ装置１０に設けられた端子Ｔ１０〜Ｔ１６は、コネクタの端子Ｔ２０〜Ｔ２６を介して、メモリコントローラ４０に対して供給される。ビットエラー検出部４１は、上述の実施形態と同様、冗長ビットの信号処理に基づいてビットエラーを検出する。
【００３９】
本参考例の場合、コネクタ２０に対するメモリ装置１０の装着に問題があるとき、メモリ装置１０の端子とコネクタ２０の端子間のオープン箇所に起因してビットエラーが検出されてしまう。この場合、メモリ装置１０が不良品として処理されてしまうため、その歩留まりが本体機器への組み込み段階で劣化してしまうことになる。また、図６に示すように、その他の不具合にメモリ装置１０とコネクタ２０間の接続不良も含まれてしまう。上述の実施形態の場合には、コネクタ２０に対するメモリ装置１０の装着不具合を検出することができるため、その歩留まり劣化を抑制することが可能になる。
【００４０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、メモリ装置以外のモジュールをコネクタに対して装着しても良い。つまり、コネクタに対して接続される部品の種類は任意である。
【符号の説明】
【００４１】
１００ サーバー（情報処理装置）
１０ メモリ装置
２０ コネクタ
３０ スイッチ
４０ メモリコントローラ
４１ ビットエラー検出部
５０ 接続確認回路
５１ ライン選択制御部
５２ テスト波形ドライバ
５３ 反射波比較部
５４ 差分判定部
【技術分野】
【０００１】
本発明は、情報処理装置及びその作動方法に関する。
【背景技術】
【０００２】
サーバー等の情報処理装置においては、メインメモリとして活用されるメモリモジュールが装置本体（マザーボード等）に対して実装される。情報処理装置において、メインメモリが果たす役割は大きい。従って、情報処理装置内にメモリモジュールを組み込んだ状態でメモリモジュールの動作診断することが望ましい。
【０００３】
特許文献１は、半導体試験システムに関し、同文献の図４に示すように、まず、オープン・ショート検査をし、その後、オープン箇所がある場合、オープン箇所を特定するための工程を行う点が開示されている。オープン・ショート検査には、同文献の図６に開示された直流測定器を活用して行われる。オープン箇所の特定のため、同文献の図２の波形検出用波形電圧比較回路２０は、実際の接続確認検査において戻ってきた反射信号の波形と、波形検出レジスタ１８にストアされている参照データの波形とを比較する。同回路２０は、反射信号波形が正常波形信号と一致している場合、正常信号を出力する。同回路２０は、反射信号波形がオープン波形信号のいずれかと一致している場合、そのいずれかと一致していることを示すオープン箇所指示信号を出力する。同回路２０は、反射信号が、いずれとも異なるときは異常信号と共に、その反射信号波形を出力する。なお、同文献のページ５左上欄に記載のように、図２に示す波形検出レジスタ１８には、接点Ｐ１〜Ｐ５を個別的にオープンにした状態で取得した反射波形のデータを予め登録しておく点が説明されている。
【０００４】
特許文献２は、コネクタの接続確認装置に関し、同文献の図２に示す回路構成を採用する。接触不良の有無を確認する際には、同文献の図２に示すスイッチＢをオンとし、スイッチＡをオフとした状態で接続確認する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１１４４４５号公報
【特許文献２】特開平１１−２９６２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリモジュールの動作診断は、本体側コネクタに対してメモリモジュールを差し込み、両者の電気的接続を確保したうえで行うと良い。コネクタに対するメモリモジュールの装着によって、メモリモジュールは、コネクタを介して本体側のメモリコントローラに接続され、メモリコントローラは、メモリモジュールの動作確認を実行する。
【０００７】
しかしながら、メモリコントローラによるメモリモジュールの動作検証を経ても、メモリモジュールの動作不良が、メモリモジュールとコネクタ間の接続不良に起因して生じていることは分からない。従って、メモリモジュールの動作確認によって不良と判断されたメモリモジュールの中には、それ自体は良品であるものも含まれ得る。不良品として判断されたメモリモジュールは製品に組み込まれない場合があり、この場合、メモリモジュールの歩留まりが最終段階にて劣化してしまう。
【０００８】
上述の説明から明らかなように、本体装置に対してモジュールを組み込んだ状態でモジュールの動作確認を本体側にて行う場合、モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されてしまうおそれがある。なお、上述の説明では、メモリモジュールをモジュール例として説明しているが、これに限られるものではない。
【課題を解決するための手段】
【０００９】
本発明に係る情報処理装置は、複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタと、 前記コネクタに対して接続されると共に、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断するビットエラー判定手段と、前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する接続状態判定手段と、を備える。
【００１０】
本発明にかかる情報処理装置の作動方法は、複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタを備える情報処理装置の作動方法であって、ビットエラー判定手段は、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断し、接続状態判定手段は、前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する。
【発明の効果】
【００１１】
本発明によれば、モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されることを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる情報処理装置の概略的ブロック図である。
【図２】実施の形態１にかかる情報処理装置の動作を説明するための説明図である。
【図３】実施の形態１にかかる情報処理装置の具体的な構成例を示す回路図である。
【図４】実施の形態１にかかる検査工程を説明するための概略図である。
【図５】参考例にかかる情報処理装置の概略的ブロック図である。
【図６】参考例にかかる検査工程を説明するための概略図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、情報処理装置の概略的ブロック図である。図２は、情報処理装置の動作を説明するための説明図である。図３は、情報処理装置の具体的な構成例を示す回路図である。図４は、検査工程を説明するための概略図である。
【００１４】
図１に示すように、サーバー（情報処理装置）１００は、メモリ装置（モジュール）１０、コネクタ２０、接続切り替えスイッチ（接続切り替え手段）３０、メモリコントローラ（制御手段）４０、及び接続確認回路（接続状態判定手段）５０を有する。メモリコントローラ４０は、ビットエラー検出部（ビットエラー判定手段、エラー判定手段）４１を有する。接続確認回路５０は、ライン選択制御部（配線選択手段）５１、テスト波形ドライバ（テスト波形供給手段）５２、反射波比較部（レベル差検出手段）５３、及び差分判定部（レベル差判定手段）５４を有する。
【００１５】
図１から明らかなように、説明の便宜上、メモリ装置１０とメモリコントローラ４０間の接続配線数は簡略表示されている。はじめに、上述の構成要素の接続関係に着目して説明する。
【００１６】
メモリ装置１０は、出力端子Ｔ１０〜Ｔ１６を有する。コネクタ２０は、入力端子Ｔ２０〜Ｔ２６を有する。接続切り替えスイッチ３０は、入力端子Ｔｉ３１〜Ｔｉ３７を有する。接続切り替えスイッチ３０は、第１の出力端子群として出力端子Ｔｏ４１〜Ｔｏ４７を有し、第２の出力端子群として出力端子Ｔｏ５１〜Ｔｏ５７を有する。なお、以降、入力、出力端子等を区別せずに単に端子と呼ぶ場合がある。
【００１７】
コネクタ２０に対するメモリ装置１０の装着に応じて、メモリ装置１０の端子Ｔ１０〜Ｔ１６とコネクタ２０の端子Ｔ２０〜Ｔ２６とは個別接続される。端子Ｔ１０と端子Ｔ２０同士の接触により、両者の間に接点Ｎ１０が生じる。同様に、Ｎ１１〜Ｎ１６が生じる。なお、コネクタ２０に対するメモリ装置１０の装着が不完全の場合、接点が良好に生じず、オープン箇所が生じてしまう。なお、コネクタ、メモリ装置の具体的形状は任意である。例えば、メモリ装置は、ドーターボード上にメモリチップが実装されたボード状部品である。例えば、コネクタは、メモリボードの一端に設けられた端子を挟持して保持するように構成されている。
【００１８】
コネクタの端子Ｔ２０〜Ｔ２６は、接続切り替えスイッチ３０の端子Ｔｉ３１〜Ｔｉ３７に個別接続される。なお、端子Ｔ２０〜２６と端子Ｔｉ３１〜Ｔｉ３７間の接続は信頼性高く確保されている。
【００１９】
接続切り替えスイッチの端子Ｔｏ４１〜Ｔｏ４７は、配線Ｌ３０〜Ｌ３６を介して、メモリコントローラ４０の端子群に個別接続される。接続切り替えスイッチの端子Ｔｏ５１〜Ｔｏ５７は、配線Ｌ４０〜Ｌ４６を介して、接続確認回路５０の端子群に個別接続される。接続切り替えスイッチ３０とメモリコントローラ４０間の接続も信頼性高く確保されている。接続切り替えスイッチ３０と接続確認回路５０間の接続も信頼性高く確保されている。
【００２０】
メモリコントローラ４０に設けられたビットエラー検出部４１の出力端子は、接続切り替えスイッチ３０の入力端子に接続され、ライン選択制御部５１の入力端子に接続される。ライン選択制御部５１の出力端子は、テスト波形ドライバ５２に接続される。テスト波形ドライバ５２は、２つの出力端子を有する。テスト波形ドライバ５２の第１出力端子は、配線Ｌ１を介して、ライン選択制御部５１の第１入力端子に接続される。テスト波形ドライバ５２の第２出力端子は、配線Ｌ２を介して、ライン選択制御部５１の第２入力端子に接続される。配線Ｌ１は、接点ＤＮ１を介して反射波比較部５３の第１入力端子に接続される。配線Ｌ２は、接点ＤＮ２を介して反射波比較部５３の第２入力端子に接続される。反射波比較部５３の出力端子は、差分判定部５４の入力端子に対して接続される。差分判定部５４の出力端子は、ビットエラー検出部４１の入力端子に対して接続される。
【００２１】
以下、上述のように説明した各構成素子の機能等について説明する。
【００２２】
サーバー１００は、一般的な情報処理装置であって、CPU(Central Processing Unit)等の演算処理装置、ハードディスク等の主記憶装置、マザーボード、ドーターボード等の基板等を具備する。
【００２３】
メモリ装置１０は、一次記憶装置として機能する記憶装置である。メモリ装置１０は、コネクタ２０に対して差し込まれることで、コネクタ２０が設けられた基板に対して実装される。メモリ装置１０は、論理値を記憶するメモリセルが多数配置されたメモリセル配置領域に加えて、複数のデータ線、複数のアドレス線、及び複数の制御線を内部に有する。
【００２４】
コネクタ２０は、一般的なコネクタであり、ここでは、マザーボード上に設けられている。接続切り替えスイッチ３０は、メモリ装置１０の出力先を、メモリコントローラ４０及び接続確認回路５０のいずれかに振り分けるスイッチング回路である。通常動作時、接続切り替えスイッチ３０は、端子Ｔｉ３１〜Ｔｉ３７の入力を、端子Ｔｏ４１〜Ｔｏ４７から出力する。検査動作時、接続切り替えスイッチ３０は、端子Ｔｉ３１〜Ｔｉ３７の入力を、端子Ｔｏ５１〜Ｔｏ５７から出力する。接続切り替えスイッチ３０の選択状態は、ビットエラー検出部４１の出力信号によって決定づけられる。
【００２５】
メモリコントローラ４０は、周知のように、メモリ装置１０に対するメモリアクセスを制御する制御部である。ビットエラー検出部４１は、メモリ装置１０の出力データに含まれる冗長ビットに基づいて、メモリ装置１０の動作状態を判定する機能回路である。ビットエラー検出部４１は、上述の冗長ビットからメモリ装置１０の出力データを構成するビット群のいずれにエラーがあるのかを判定する。なお、ビットエラー検出部４１によるビットエラーの検出手法は、現時点において確立されており、ここでは詳細な説明は省略する。
【００２６】
ビットエラー検出部４１は、ビットエラーを検出すると、ビットエラー検出信号（Sig_error）を出力する。ビットエラー検出信号に応じて、接続切り替えスイッチ３０は、端子Ｔｉ３１〜Ｔｉ３７と端子Ｔｏ５１〜Ｔｏ５７とを接続させる。ライン選択制御部５１は、ビットエラー検出信号に基づいて、配線Ｌ４０〜Ｌ４６の中から一組の出力配線を選択する。一組の配線は、エラーが生じたビットに対応する配線（以下、単に検査用配線と呼ぶ場合がある）と、エラーが生じなかったビットに対応する配線（以下、単に比較用配線と呼ぶ場合がある）とによって構成される。ライン選択制御部５１は、ライン選択動作の完了後、スタート信号（Sig_start）をテスト波形ドライバ５２に対して出力する。なお、ビットエラー検出信号は、どの配線を検査用配線として選択し、どの配線を比較用配線として選択するのかを指示する情報を含むものとする。ライン選択制御部５１の具体的な構成は任意であるが、例えば、ビットエラー検出信号を処理するコントローラと、スイッチング回路部とによりライン選択制御部５１を構成すると良い。
【００２７】
テスト波形ドライバ５２は、上述のスタート信号（Sig_start）の入力に応じて、各配線Ｌ１、Ｌ２に対して同一波形のテスト波形（検査波形）を出力する。配線Ｌ１、Ｌ２に入力された各波形は、ライン選択制御部５１によって選択された配線（検査用配線、比較用配線）を介してメモリ装置１０側へ伝搬する。メモリ装置１０とコネクタ２０間に正常に接点が生じていれば、検査用配線に入力された波形は、メモリ装置へ入力する。しかし、メモリ装置１０とコネクタ２０間に接点が生じていない場合、検査用配線に入力された波形は、そのオープン箇所にて反射される。なお、オープン箇所の有無の判別が可能であることが担保されれば、テスト波形の具体的な波形形状は任意である。
【００２８】
反射波比較部５３は、配線Ｌ１、Ｌ２から個別入力する各波形を比較して各波形のレベル差を検出する。反射波比較部５３は、検出したレベル差に応じた値の信号を出力する。差分判定部５４は、反射波比較部５３からの入力値が閾値を超えるか否かを判定する。差分判定部５４は、反射波比較部５３からの入力値が閾値を超える場合、検査用配線にオープン箇所が含まれることを示す信号をビットエラー検出部４１に出力する。ビットエラー検出部４１は、オープン箇所が含まれるビットを特定するための信号を外部の処理回路―出力する（Sig_out）。
【００２９】
上述のように、検査用配線は、エラーが生じたビットに対応する配線であり、比較用配線は、エラーが生じなかったビットに対応する配線である。比較用配線には、メモリ装置１０とコネクタ２０間で接点が正常に生じている。他方、検査用配線には、メモリ装置１０とコネクタ２０間で接点が正常に生じていない可能性がある。検査用配線においてメモリ装置１０とコネクタ２０間に接点が生じていない場合、検査用配線と比較用配線との間で入力波形の反射位置が異なる。この各入力波形の反射位置の相違は、配線Ｌ１、Ｌ２を介して反射波比較部５３に入力するサンプリング波形間の波形の相違となって現れる。差分判定部５４に設定される閾値は、サンプリング波形間の波形の相違が、検査用配線においてメモリ装置１０とコネクタ２０間で接点が正常に生じていないことを示すように設定されている。このような仕組みによって、コネクタとメモリ装置間の接続状態が診断される。
【００３０】
図２を参照して、上述の点について補足的に説明する。図２では、端子名Ｔ１０に対応するビットには、ビット名Ｂ１が付されている。他の端子名についても同様にビット名が付されている。
【００３１】
図２に示す場合、ビットエラー検出部４１は、冗長ビットの信号処理に基づいて、メモリ装置１０の出力端子Ｔ１３に対応するビットにエラーが生じていると判定する。ビットエラー検出部４１は、メモリ装置１０のその余の出力端子に対応するビットにエラーが生じていないと判定する。ビットエラー検出部４１は、接続切り替えスイッチ３０に対して信号を出力し、端子Ｔｉ３１〜Ｔｉ３７が端子Ｔｏ４１〜Ｔ４７に接続されていた状態から、端子Ｔｉ３１〜Ｔｉ３７が端子Ｔｏ５１〜Ｔ５７に接続される状態に切り替えさせる。また、ビットエラー検出部４１は、エラー有りビットに対応する配線Ｌ４３とエラー無しビットに対応する配線Ｌ４４とを選択するように指示する信号をライン選択制御部５１に出力し、配線Ｌ４３を検査用配線とし、配線Ｌ４４を比較用配線として選択させる。これによって、配線Ｌ１と配線Ｌ４４が接続され、配線Ｌ２と配線Ｌ４３とが接続される。一組の配線の選択処理後、ライン選択制御部５１は、テスト波形ドライバ５２に対して波形出力を指示する。
【００３２】
図２に示す場合、テスト波形ドライバ５２から配線Ｌ１に入力した波形は、配線Ｌ４４、端子Ｔｏ５５、端子Ｔｉ３５、配線Ｌ２４、端子Ｔ２４、接点Ｎ１４、及び端子Ｔ１４を介してメモリ装置１０に入力する。他方、テスト波形ドライバ５２から配線Ｌ２に入力した波形は、配線Ｌ４３、端子Ｔｏ５４、端子Ｔｉ３４、配線Ｌ２３、端子Ｔ２３、及び接点Ｎ１３を介してメモリ装置１０側へ伝搬する。この伝搬信号は、接点Ｎ１３が生じていれば端子Ｔ１３を介してメモリ装置１０に入力し、接点Ｎ１３が生じていなければ、そのオープン箇所にて反射する。
【００３３】
図３を参照して、図１に示した構成素子の具体的な構成例について説明する。なお、ここでは、図２に示した場合を前提として説明する。
【００３４】
メモリ装置１０は、キャパシタＣ１、レジスタＲ１、キャパシタＣ２、レジスタＲ２、によって簡略的に表現される。テスト波形ドライバ５２内では、配線Ｌ１、Ｌ２は結線されており、ドライバ５２ａの出力は、配線Ｌ１、Ｌ２が結線された配線Ｌ０に供給される。各配線Ｌ１、Ｌ２にはバッファが設けられている。反射波比較部５３は、図３に模式的に示すような作動増幅器によって構成される。アンプＡＭＰの＋入力端子には抵抗Ｒ３が接続される。アンプＡＭＰの出力端子と＋入力端子間を接続する帰還配線には抵抗Ｒ４が設けられる。なお、抵抗Ｒ３は、アンプＡＭＰの入力間のレベル調整をするために設けられている。作動増幅器は、＋入力端子と−入力端子間の入力電圧値の差分を検出し、この差分値に応じた値の電圧値を出力する。差分判定部５４は、コンパレータ等により構成され、作動増幅器５３の出力電圧値が、予め設定された閾値電圧を超えると、オープン検出を示す接続状態判定信号を出力する。なお、図３に示す回路構成は一例であり、本発明は、この例に限られるべきものではない。
【００３５】
図４を参照して、不具合の切り分けフローについて説明する。上述の構成及び手順に則り、接続確認を行う（Ｓ１０）。接続ある場合（メモリ装置とコネクタ間にオープン箇所がない場合）と接続がない場合（メモリ装置とコネクタ間にオープン箇所がある場合）の双方において再現試験が行われる。接続がある場合でも、メモリ装置とコネクタ間以外でオープン箇所が生じている可能性もあるためである。
【００３６】
再現試験（Ｓ２０）により、次のように原因が区分される。Ｒ１の場合、メモリ装置に不具合がある。Ｒ２の場合、本体装置に不具合がある。Ｒ３の場合、その他の不具合の場合である（但し、接続不具合の場合を含む）。再現試験（Ｓ３０）により、次のように原因が区分される。Ｒ１の場合、メモリ装置に不具合がある。Ｒ２の場合、本体装置に不具合がある。Ｒ３の場合、その他の不具合の場合である（但し、接続不具合は含まれない）。
【００３７】
上述の説明から明らかなように、本実施形態に係るサーバー１００は、メモリコントローラ４０のビットエラー判定結果に基づいて、検査用配線と比較用配線とを一組の配線として選択し、一組の配線に対してテスト波形を入力し、一組の配線から検出される各反射波形のレベル差の評価により、検査用配線内に意図しないオープン箇所が含まれることを検出する。メモリコントローラ４０によるビットエラーの検出は信頼性が高いため、ビットエラー有り／無しの結果に依存してオープン箇所の検査を行うことができる。この場合、オープン箇所の検査のために、サーバー１００に対して複雑なコントローラを別途設ける必要はなく、サーバー１００の構成の複雑化／高価格化を避けつつ、オープン箇所の検査を実機で行うことができる。この接続確認は、製品の出荷後、サーバー１００の納入先においても行うことが可能であるため、メモリ増設時に生じうる接続不具合への対処方法としても非常に有効である。
【００３８】
参考例
図５及び図６を参照して参考例の場合について説明する。本参考例では、図１と図５との比較から明らかなように、本例では、図１に示された接続切り替えスイッチ３０、及び接続確認回路５０が設けられていない。メモリ装置１０に設けられた端子Ｔ１０〜Ｔ１６は、コネクタの端子Ｔ２０〜Ｔ２６を介して、メモリコントローラ４０に対して供給される。ビットエラー検出部４１は、上述の実施形態と同様、冗長ビットの信号処理に基づいてビットエラーを検出する。
【００３９】
本参考例の場合、コネクタ２０に対するメモリ装置１０の装着に問題があるとき、メモリ装置１０の端子とコネクタ２０の端子間のオープン箇所に起因してビットエラーが検出されてしまう。この場合、メモリ装置１０が不良品として処理されてしまうため、その歩留まりが本体機器への組み込み段階で劣化してしまうことになる。また、図６に示すように、その他の不具合にメモリ装置１０とコネクタ２０間の接続不良も含まれてしまう。上述の実施形態の場合には、コネクタ２０に対するメモリ装置１０の装着不具合を検出することができるため、その歩留まり劣化を抑制することが可能になる。
【００４０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、メモリ装置以外のモジュールをコネクタに対して装着しても良い。つまり、コネクタに対して接続される部品の種類は任意である。
【符号の説明】
【００４１】
１００ サーバー（情報処理装置）
１０ メモリ装置
２０ コネクタ
３０ スイッチ
４０ メモリコントローラ
４１ ビットエラー検出部
５０ 接続確認回路
５１ ライン選択制御部
５２ テスト波形ドライバ
５３ 反射波比較部
５４ 差分判定部
【特許請求の範囲】
【請求項１】
複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタと、
前記コネクタに対して接続されると共に、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断するビットエラー判定手段と、
前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する接続状態判定手段と、
を備える情報処理装置。
【請求項２】
前記ビットエラー判定手段及び前記接続状態判定手段との間で選択的に前記コネクタの出力先を切り替える接続切り替え手段を更に備えることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記接続状態判定手段は、同一波形の前記テスト波形を前記第１及び第２配線に対して入力することを特徴とする請求項１又は２に記載の情報処理装置。
【請求項４】
前記接続状態判定手段は、
前記ビットエラー判定手段から供給される信号に基づいて前記第１及び第２配線を選択する配線選択手段と、
前記テスト波形を生成して前記第１及び第２配線に対して出力するテスト波形供給手段と、
前記第１及び第２配線に対して接続され、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を検出するレベル差検出手段と、
前記レベル差検出手段により検出された前記レベル差と閾値との比較に基づいて、前記第１配線にオープン箇所が含まれるか否かを判定するレベル差判定手段と、
を備えることを特徴とする請求項１乃至３のいずれか一項に記載の情報処理装置。
【請求項５】
前記モジュールは、メモリ装置であり、
前記ビットエラー判定手段は、前記メモリ装置から出力される冗長ビットに基づいて、エラーが生じているビットを特定することを特徴とする請求項１乃至４のいずれか一項に記載の情報処理装置。
【請求項６】
複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタを備える情報処理装置の作動方法であって、
ビットエラー判定手段は、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断し、
接続状態判定手段は、前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する、情報処理装置の作動方法。
【請求項７】
前記接続状態判定手段は、実質的に同一波形の前記テスト波形を前記第１及び第２配線に対して入力することを特徴とする請求項６に記載の情報処理装置の作動方法。
【請求項８】
前記モジュールは、メモリ装置であり、
前記ビットエラー判定手段は、前記メモリ装置から出力される冗長ビットに基づいて、エラーが生じているビットを特定することを特徴とする請求項６又は７に記載の情報処理装置の作動方法。
【請求項１】
複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタと、
前記コネクタに対して接続されると共に、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断するビットエラー判定手段と、
前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する接続状態判定手段と、
を備える情報処理装置。
【請求項２】
前記ビットエラー判定手段及び前記接続状態判定手段との間で選択的に前記コネクタの出力先を切り替える接続切り替え手段を更に備えることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記接続状態判定手段は、同一波形の前記テスト波形を前記第１及び第２配線に対して入力することを特徴とする請求項１又は２に記載の情報処理装置。
【請求項４】
前記接続状態判定手段は、
前記ビットエラー判定手段から供給される信号に基づいて前記第１及び第２配線を選択する配線選択手段と、
前記テスト波形を生成して前記第１及び第２配線に対して出力するテスト波形供給手段と、
前記第１及び第２配線に対して接続され、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を検出するレベル差検出手段と、
前記レベル差検出手段により検出された前記レベル差と閾値との比較に基づいて、前記第１配線にオープン箇所が含まれるか否かを判定するレベル差判定手段と、
を備えることを特徴とする請求項１乃至３のいずれか一項に記載の情報処理装置。
【請求項５】
前記モジュールは、メモリ装置であり、
前記ビットエラー判定手段は、前記メモリ装置から出力される冗長ビットに基づいて、エラーが生じているビットを特定することを特徴とする請求項１乃至４のいずれか一項に記載の情報処理装置。
【請求項６】
複数の接点を介してモジュールが電気的に接続され、複数の前記接点を介して前記モジュールから複数ビットのデータが入力するコネクタを備える情報処理装置の作動方法であって、
ビットエラー判定手段は、前記コネクタを介して入力する複数ビットの前記データに含まれるビットにエラーが生じているか否かを判断し、
接続状態判定手段は、前記ビットエラー判定手段によりエラーが検出されたビットに対応する前記接点を含む第１配線と、前記ビットエラー判定手段によりエラーが検出されなかったビットに対応する前記接点を含む第２配線と、に対してテスト波形を入力し、当該テスト波形に応じて前記第１及び第２配線夫々にて生じる反射波のレベル差を評価することで前記第１配線の状態を判定する、情報処理装置の作動方法。
【請求項７】
前記接続状態判定手段は、実質的に同一波形の前記テスト波形を前記第１及び第２配線に対して入力することを特徴とする請求項６に記載の情報処理装置の作動方法。
【請求項８】
前記モジュールは、メモリ装置であり、
前記ビットエラー判定手段は、前記メモリ装置から出力される冗長ビットに基づいて、エラーが生じているビットを特定することを特徴とする請求項６又は７に記載の情報処理装置の作動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１２２７４８（Ｐ２０１２−１２２７４８Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７１４２７（Ｐ２０１０−２７１４２７）
【出願日】平成２２年１２月６日（２０１０．１２．６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月６日（２０１０．１２．６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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