【課題】効率よくエンディアン変換が可能なエンディアン変換回路を提供する。
【解決手段】アドレス信号の最下位ビットをドントケアビットとして番地指令が行われるデータ保持部１１と、エンディアン変換部１２を有し、エンディアン変換部１２は、データ保持部１１へアクセスするアドレス信号の最下位ビットの値に基づいて、データ保持部１１への書き込みデータ、またはデータ保持部１１からの読み出しデータｄ１に対してエンディアン変換を行う。 （もっと読む）

【課題】動画像のデコード・エンコード処理または三次元グラフィックス描画処理で使用されるのに適した機能を有するメモリコントローラを提供する。
【解決手段】入力された画像データは、圧縮処理される。圧縮処理の結果、データ量が少なくなった場合には、圧縮データを、少なくならなかった場合には、非圧縮のデータをメモリに格納する。データが圧縮されなかったとした場合にデータを所定サイズで分割して格納する領域ブロックをメモリ内に設け、圧縮された場合、されなかった場合のいずれの場合にも、データを領域ブロックの先頭アドレスから格納する。データの格納先頭アドレスと、データ量および、データが圧縮データか非圧縮データかを示す情報は、マップ情報として、別途格納しておく。 （もっと読む）

【課題】 入出力データの幅の異なる２つの機能ブロックの通信を可能にする。
【解決手段】 第１周期の第１クロック、第１周期の２倍の第２周期の第２クロックが生成される。第２クロックのハイ、ローの期間の各後半の間のみそれぞれハイを維持する第３、第４クロックが生成される。第１バッファ12は、第１ビット幅でデータを出力する。第１ラッチ71は、第１バッファから第１ビット幅でデータを受け取り、第２周期の第２クロックに合わせて第１ビット幅でデータを出力する。第２ラッチ72は、第１ビット幅で第１ラッチからデータを受け取り、保持している第１データの前半部を第３クロックの立ち上がり時に第１ビット幅の半分の第２ビット幅のデータを出力し、第１データの後半部を第４クロックの立ち上がり時に出力する。第２バッファ21は、第２ビット幅のデータを第２ラッチから受け取る。 （もっと読む）

【課題】ランレングス圧縮変換を適用して、データが劣化することなく、且つ原データよりも圧縮変換後のデータ長が長くなることを抑制する。
【解決手段】メモリアクセスに応答して外部メモリ（３）に対する書き込みおよび読み出しを制御するメモリインタフェースコントローラ（２０）を備えた半導体装置（１）であって、外部メモリにデータを書き込むときには、入力された書き込みデータのランレングス圧縮変換を行って、変換後のデータのデータ長と変換前のデータのデータ長を比較し、データ長が短い方のデータを、メモリに出力する書き込みデータとして生成し、外部メモリからデータを読み出したときには、当該データが、ランレングス圧縮変換済みのデータであれば、伸張処理を行う。 （もっと読む）

【構成】Ｆ／Ｆ回路２２〜３６および分配器３８〜５２は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち先行する８ワードのデータＡ〜Ｈの各々を１６ビットの部分データＡ１〜Ｈ２に分割する。一方、ＳＲＡＭ５４は、入力端子２０によって取り込まれたデータＡ〜Ｐのうち後続する８ワードのデータＩ〜Ｐを一時的に保持する。分配器５８は、ＳＲＡＭ５４から読み出された８ワードのデータＩ〜Ｐの各々を１６ビットの部分データＩ１〜Ｐ２に分割する。セレクタ７８は、こうして生成された部分データＡ１〜Ｐ２を時分割態様でＳＤＲＡＭに向けて出力する。
【効果】回路規模を抑えつつ、入力データのビット幅よりも小さいビット幅を有するＳＤＲＡＭに対して入力データを転送することができる。 （もっと読む）

【課題】圧縮データのブロック単位でのランダムアクセスを可能にし、圧縮率を低く抑えながら、エラーを小さくすることができるデータ格納方法を提供する。
【解決手段】データ格納方法は、ブロックデータを圧縮した圧縮ブロックデータを取得し、圧縮ブロックデータの圧縮ブロックサイズが期待圧縮ブロックサイズを超えているか否かを判定する。判定の結果、期待圧縮ブロックサイズを超えていないと判定された場合、期待圧縮ブロックサイズを超えていないことを示すフラグ情報と、圧縮ブロックデータとを圧縮ブロックに格納し、期待圧縮ブロックサイズを超えていると判定された場合、期待圧縮ブロックサイズを超えていることを示すフラグ情報と、期待圧縮ブロックサイズを超えた圧縮ブロックデータを格納するための圧縮ブロックの場所を指定するポインタ情報と、圧縮ブロックデータとを圧縮ブロックに格納する。 （もっと読む）

【課題】圧縮されたプログラムを保存する記憶部に依存しない汎用性のある解凍装置を実現する。
【解決手段】プロセッサ１と、圧縮されたプログラムを保存する記憶部２とを接続するバス１２，１３中に、解凍装置１５が設けられる。記憶部２に、プログラムの圧縮に関する圧縮情報が保存される。解凍装置１５は、記憶部２から圧縮情報を収集する。解凍装置１５は、圧縮されたプログラムのアドレス情報に基づいて、周辺バス１３を流れるアドレス信号を検出し、解凍が必要なプログラムのデータが周辺バス１３を流れているかを判断する。解凍装置１５は、圧縮されたプログラムであると判断すると、データを解凍して、解凍したデータをプロセッサバス１２を通じてプロセッサ１に送る。 （もっと読む）

【課題】リフレッシュが必要な記憶装置の同一ブロックに対して連続アクセスを行う際、リフレッシュ動作の実行タイミングを考慮する必要のない、インターフェース回路、メモリシステム、およびアクセス制御方法を提供すること。
【解決手段】アクセスの制御単位であるブロックを複数備える記憶装置に対してアクセスする際、外部からのバーストアクセスの指令を複数のコマンドサイクルに分割して記憶装置に対してコマンドが発行される。この場合、外部ブロックアドレスを、少なくとも１つのコマンドサイクルを除く第1のコマンドサイクルで論理シフトして記憶装置に供給する。第１のコマンドサイクルでは、バーストアクセスの指令により指定されたブロックとは異なるブロックが選択される。第１のコマンドサイクル以外のコマンドサイクルでは、ブロックを指定するアドレスとしてバーストアクセスの指令により指定されたブロックが選択される。 （もっと読む）

【課題】面積オーバヘッドや消費電力を低く抑えたマイクロプロセッサを提供する。
【解決手段】本発明は、データ配列単位での順次処理が可能なマイクロプロセッサであって、フェッチされた命令がデータのロード命令である場合に、指定されたデータを含んだデータ列をメモリ幅単位でデータメモリ１６からロードし、また、命令の解析結果に基づいて、ロードしたデータ列のうち、次回のロード命令で指定される予定のデータを特定するロードストアユニット１４と、ロードストアユニット１４により特定されたデータを記憶するデータ一時記憶部１７と、を備える。 （もっと読む）

【課題】シングルポートの記憶装置を用いて非同期の連続書き込み及び連続読み出しを行うことが可能な半導体集積回路、データ処理方法、画像形成装置を提供する。
【解決手段】シングルポート記憶装置を用いてＦＩＦＯ動作を行う半導体集積回路１２０であって、書き込み用クロック信号と同期して書き込まれたデータを保持するバッファ回路１２１と、前記書き込み用クロック信号と、前記書き込み用クロック信号と独立して予め設定された読み出し用クロック信号との非同期を吸収する非同期吸収回路１２２と、前記データを前記読み出し用クロックと同期して前記シングルポート記憶装置へ出力する制御回路と、を有し、前記読み出し用クロック信号に基づき、前記シングルポート記憶装置のワードサイズと、前記書き込み用クロック信号の周波数の範囲とが設定される。 （もっと読む）