【課題】外部インタフェースのアナログ特性が異なる複数の外部デバイスに対するクロック同期のデータリードにおける遅延設定が容易で融通性も高く、遅延時間の切換えを高速に行なうことができる外部バスインタフェース機能を備えたデータプロセッサを提供する。
【解決手段】外部データ端子から入力されたリードデータを遅延制御すると共に、遅延制御されたデータのラッチタイミングを制御する外部バスインタフェース制御回路を採用し、ラッチタイミングの制御には、クロック出力バッファを介して外部に出力する内部クロック信号を遅延させる複数の第１遅延回路の出力をチップ選択信号に基づいて選択して前記ラッチ回路のラッチクロックとして与える制御を行い、データ遅延制御には、データ端子から入力されるリードデータを遅延させる複数の第２遅延回路の出力をチップ選択信号に基づいて選択してラッチ回路にラッチするデータとして与える制御を行う。 （もっと読む）

【課題】ＣＰＵの初期化時間を短縮可能な数値制御装置の初期化方法及び数値制御装置を提供する。
【解決手段】数値制御装置１は、第１動作周波数よりも速い第２動作周波数とに切り換えて動作可能なＣＰＵ２Ａと、初期化するためのブートプログラムが格納されたＲＯＭ３と、このＲＯＭ３とＣＰＵ２Ａ，２Ｂとを接続するバス５と、このバス５に介装され複数のＣＰＵ２Ａ，２ＢとＲＯＭ３との信号伝達を調停可能なバス調停回路６とを有し、ＣＰＵ２Ａの起動時に、ＣＰＵ２Ａとバス調停回路６を第１動作周波数で起動させ、次に、バス５とバス調停回路６を介してＲＯＭ３からブートプログラムを読み込んでＣＰＵ２Ａのキャッシュメモリ１０に格納し、ＣＰＵ２Ａの動作周波数を第１動作周波数から第２動作周波数に切り換え、ＣＰＵ２Ａの動作周波数の切り換えに応じて、バス調停回路６の動作周波数を第１動作周波数から前記第２動作周波数に切り換える。 （もっと読む）

【課題】ハードディスク装置と置き換えた際に上位装置の機能に障害を発生させない。
【解決手段】半導体ディスク装置１は、メモリアレイ２１で構成されるデータ記憶部２０と、電源投入時の起動時間の設定値を記憶する設定・管理情報記憶部１５と、設定・管理情報記憶部１５に記憶された起動時間の設定値で、電源を投入してからデータ記憶部２０を読み書き可能な状態にするまでの起動時間を遅延する遅延処理部１２とを備えた。 （もっと読む）

【課題】通信装置のクロック信号を停止させた休止状態から復帰するまでの期間を短縮する。
【解決手段】復帰処理を開始する一方の通信装置５は、自身のクロック信号が不安定な状態で、休止状態から復帰させる起動信号を送信する。一方の通信装置５は、自身のクロック信号が安定すると、当該クロック信号に基づくデータ送信が可能になったことを通知する送信可能信号を生成して送信する。他方の通信装置６は、起動信号を受信して自身のクロック信号が安定すると、当該クロック信号に基づくデータ送信が可能になったことを通知する送信可能信号を生成して送信する。複数の通信装置５，６の各々は、自らのクロック信号が安定し、相手の送信可能信号を受信すると、休止状態からの復帰処理を完了する。 （もっと読む）

【課題】高速と低速の両方で柔軟な入出力を実現する方法および装置を提供すること。
【解決手段】高速入力、高速出力、中低速の入力、中低速の出力を有する入出力構造が提供される。入力回路と出力回路の一方が選択され、もう一方が選択解除される。高速入出力回路は、例えば制御ライン入力に対してクリア信号のみを有して比較的単純であり、集積回路のコア内部の低速回路構成にインターフェースすることができる。中低速入力および出力回路は、例えば制御ライン入力としてプリセット、イネーブルおよびクリアを有してより柔軟であり、ＪＴＡＧバウンダリ・テストを支援することができる。これらの並列の高速回路および低速回路はユーザによって選択可能であり、したがって、アプリケーションの要件によって、入出力構造は速度と機能の間で最適化される。 （もっと読む）

ローカルデバイスにおいて使用するためのインターフェースは、少なくとも３つのデータ転送速度にプログラマブルに構成可能な送信機部分と、少なくとも３つのデータ転送速度にプログラマブルに構成可能な受信機部分と、少なくとも３つのデータ転送速度のうちの最も可用性のある１つである単一のデータ転送速度において、遠隔デバイスと通信するために、送信機部分および受信機部分を構成するように、送信機部分および受信機部分に動作可能に接続されている自動速度交渉モジュールとを含む。データ転送速度は、送信機データパス幅および受信機データパス幅を調節し、送信機データパスおよび受信機データパスの周波数を調節し、オーバーサンプリングすることによって、調節することができる。
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【課題】既存のコンピュータ間で送信されるデータの順序と同じ順序で試験対象コンピュータにデータを送信する。
【解決手段】第１の装置から第２の装置へ送信される第１のデータ及び第１の順序情報、及び、第２のデータ及び第２の順序情報であって、第１の順序情報は第１のデータが第２のデータの先に送信されることを示し、第２の順序情報は第２のデータが第１のデータの後に送信されることを示す、第１のデータ及び第１の順序情報、及び、第２のデータ及び第２の順序情報を受信する受信部と、第１のデータ及び第２のデータを第３の装置へ送信する送信部と、第１の順序情報及び第２の順序情報に示される順序に従って、送信部に第１のデータ及び第２のデータを送信することを送信部に指示する制御部と、を有するデータ変換装置が提供される。 （もっと読む）

【課題】非同期で動作するＣＰＵと周辺ユニットを備えるマイクロコンピュータのスペックのワースト値を実測可能にする。
【解決手段】周辺ユニット１５０は、ＣＰＵ１０２からのアクセスに対応する処理が完了するまでデータの再送を要求するリトライ要求信号ＲＴ１を出力する。ＦＦ１１６は、ストローブ信号ＳＴ１のタイミングで第２のリトライ要求信号ＲＴ２をラッチしたときにストローブ要求信号ＳＲを出力する。バス制御回路１１２とストローブ信号生成回路１１４は、ＦＦ１１６からストローブ要求信号ＳＲを受信するとデータとストローブ信号ＳＴ１の送出をそれぞれ行うことによって再送をする。リトライ回数制御部１２０は、予め設定された所定回数のうちの最終回の再送が確定されたときに、フリップフロップ１１６への第２のリトライ要求信号ＲＴ２の出力を停止する。 （もっと読む）

【課題】半導体装置コントローラと半導体装置との間でデータが入出力される時、データの位相が変動することと関係なく、半導体装置コントローラと半導体装置との間で常に安定的にデータが入出力できるシステム、そのシステムに用いる半導体装置、及びそのシステムの動作方法を提供すること。
【解決手段】半導体装置は、印加されるライトクロックとライトデータとを補正する回路及び方法に関するもので、データ入出力コマンドに応答してノーマルデータ（ソースクロックのセンターに同期する）を入出力するノーマルデータ入出力部１１と、所定のコマンドに応答してデータ復旧情報信号（前記ソースクロックのエッジに同期する）の入力を受けて所定の時間の後に出力するデータ復旧情報信号入出力部１００とを備える。 （もっと読む）

【課題】ＵＳＢ３．０規格のスーパースピード・データ通信に対応する高速な転送速度を達成する。
【解決手段】パケットをリンク・パートナーに送信するためのシリアル・バス・デバイスが提供される。シリアル・バス・デバイスには、処理装置及び処理装置に結合された差分クロック補償装置が含まれる。処理装置は、パケットを生成する。差分クロック補償装置は、リンク・パートナーに対する差分クロックを補償するために、パケットのタイプに従ってパケットより前に少なくとも１つのスキップ順序集合をリンク・パートナーに送信するか否かを判定する。 （もっと読む）