【課題】シフトレジスタ回路の回路規模や回路面積の増大、および動作マージンの低下を招くことなく、双方向スキャンを実現する画像表示装置と、当該画像表示装置の走査線の駆動回路に使用される半導体装置を提供する。
【解決手段】シフトレジスタ回路１および２によって、走査線が駆動される画素アレイ３と、画素アレイ３を構成する画素トランジスタ４に画像データを書き込むソースドライバ５と、シフトレジスタ回路１および２に電源電圧を供給する電源回路６と、垂直同期信号、水平同期信号、画像データおよびドットクロック等に基づいて、ソースドライバ５やシフトレジスタ回路１および２に必要なタイミングを生成するタイミング生成回路７と、スキャン方向切り替え信号（ＤＩＲ）の論理に基づいてシフトレジスタ回路１および２の切り替えを制御する、制御信号切り替え回路８とを備えている。 （もっと読む）

【課題】シフトレジスタ動作を小さいチップ面積で実現可能とし且つクロック入力の立ち上がり（もしくは立ち下がり）エッジのみで動作可能とするシフトレジスタを提供する。
【解決手段】制御信号ＣＫ(36)がＬで制御信号ＣＫb(37)がＨのとき、スイッチ12を経て入力信号Ｄ(11)はラッチセル13のインバータ14に加えられ、インバータ14の出力信号がラッチセル13の出力としてインバータ16で反転されてシフト出力Ｑ0(17)となる。スイッチ18は制御信号ＣＫb(37)が立ち下がる時点、すなわちクロック入力ＣＫ_in(34)の立ち上がり時点で動作してラッチセル13の出力を通過させ、ラッチセル19のインバータ20に加え、インバータ20の出力信号がラッチセル19の出力としてシフト出力Ｑ1(22)となる。以下同様に、スイッチ23,29及びラッチセル24,30を経て入力信号Ｄ(11)がシフト出力Ｑ2(28),Ｑ3(33)に次々と伝搬される。 （もっと読む）

【課題】シフトレジスタ回路の回路面積の増大を抑制しつつ、誤動作を防止して動作信頼性を向上させる。
【解決手段】シフトレジスタは、第１クロック端子ＣＫ１のクロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、当該トランジスタＱ１のゲートノードであるノードＮ１と第２クロック端子ＣＫ２との間に接続するトランジスタＱ５と、ノードＮ１と入力端子ＩＮとの間に接続するトランジスタＱ９を備えている。トランジスタＱ５は、ノードＮ１がＬレベルのときはクロック信号ＣＬＫに応じて駆動され、ノードＮ１がＨレベルのときはオフにされる。一方、トランジスタＱ９は第２クロック端子ＣＫ２のクロック信号／ＣＬＫに応じて駆動される。 （もっと読む）

【課題】簡素化された構成をもつシフトレジスタ回路において、データ転送時のレベル変動を抑制し、シフトレジスタ回路の性能をさらに改善すること。
【解決手段】シフトレジスタ回路は、トランスファースイッチとして機能するＮＭＯＳトランジスタ（Ｍ１０）と、ラッチ回路を構成するインバータ（ＩＮＶ１０，ＩＮＶ２０）およびＰＭＯＳトランジスタ（Ｍ２０）と、によって構成される。データ“１”をラッチするとき、ＮＭＯＳトランジスタ（Ｍ１０）を経由してＶｔｈ分だけ電圧が低下したａ点の電圧は、昇圧ルート（ＲＴ）による正帰還によって電源電圧（ＶＤＤ）まで昇圧される。また、インバータ（ＩＮＶ１０）の入出力端に安定化コンデンサ（ＣＰ１０）を接続することによって、ａ点の電圧はさらに安定化される。 （もっと読む）

【課題】シフトレジスタ回路システムにおいて外部ノイズの影響を抑制することである。
【解決手段】シフトレジスタ回路６１の前段回路６３は、ＣＫＶに接続されＳＲｉｎ２に応答するＮＴ２と、ＮＴ２とＮＤ１との間に接続されるＮＴ３と、ＶＬに接続されＣＫＶに応答するＮＴ１０と、ＮＴ１０とＮＤ１の間に接続されＩＮに応答するＮＴ１と、容量素子Ｃ１とを有して構成される。後段回路６５は、ＣＫＶに接続されＩＮに応答するＮＴ７と、ＮＴ７とＳＲｏｕｔ１との間に接続されるＮＴ８と、ＶＬとＳＲｏｕｔ１との間に接続されＮＤ１の信号に応答するＮＴ６と、ＶＬに接続されＮＤ１の信号に応答するＮＴ５と、ＮＴ５とＶＢＰ１との間に接続されＳＲｏｕｔ１の信号に応答するＮＴ４と、容量素子Ｃ２とを有して構成され、ＮＴ５とＮＴ４との接続点からＳＲ１が次段のシフトレジスタ回路６２に出力される。 （もっと読む）

【課題】双方向シフトレジスタを構成するトランジスタのしきい値電圧シフトを抑制し、当該シフトレジスタの誤動作を防止する。
【解決手段】双方向単位シフトレジスタは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１のゲートに接続する第１および第２プルダウン回路４１，４２を備える。第１プルダウン回路４１は、トランジスタＱ１のゲートを入力端とし、上記クロック信号ＣＬＫにより活性化されるインバータ、およびその出力に応じてトランジスタＱ１のゲートを放電するトランジスタＱ５Ａを含む。第２プルダウン回路４２は、第１トランジスタＱ１のゲートを入力端とし、上記第１クロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫにより活性化されるインバータの出力に応じて第１ノードを放電するトランジスタＱ５Ａとを含む。 （もっと読む）

【課題】しきい値電圧の負方向シフト（マイナスシフト）を抑制することが可能なトランジスタを提供し、シフトレジスタをはじめとする半導体装置の誤動作を防止する。
【解決手段】単位シフトレジスタの、出力端子ＯＵＴをプルアップするトランジスタＱ１のゲートノード（ノードＮ１）を充電する充電回路として、第１電源端子Ｓ１とノードＮ１との間に直列に接続した２つのトランジスタから成るデュアルゲートトランジスタＱ３Ｄを用いる。デュアルゲートトランジスタＱ３Ｄは、それを構成する２つのトランジスタ間の接続ノード（ノードＮ３）が、当該ゲートとノードＮ３との間の容量結合により、ゲートがＨレベルからＬレベルに変化するのに応じてＬレベルに引き下げられるよう構成されている。 （もっと読む）

【課題】ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することが可能な表示装置を提供することである。
【解決手段】この表示装置は、シフトレジスタ回路部５４およびシフトレジスタ回路部５５は、それぞれ、スタート信号ＳＴＶに応答して、シフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２の電位、または、シフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのリセットトランジスタＮＴ３９またはＮＴ４９を含む。 （もっと読む）

【課題】リセットを同時に実行せず、且つ、クロック信号ＣＬＫに同期してリセットを実行すること。
【解決手段】駆動ドライバのシフトレジスタ３１は、分割シフトレジスタＳＲ１〜ＳＲＭ（Ｍは２以上の整数）を具備している。分割シフトレジスタＳＲ（ｊ＋１）は、分割シフトレジスタＳＲｊに入力されるシフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットする｛１≦ｊ≦（Ｍ−１）｝。このシフトパルス信号ＩＳＴＨは、リセット信号ＲＥＳＥＴとして、クロック信号ＣＬＫに同期して分割シフトレジスタＳＲ１〜ＳＲＭに順次に転送される。このように、分割シフトレジスタＳＲ１〜ＳＲＭの各々がクロック信号ＣＬＫに同期して順次にリセットされる。このため、分割シフトレジスタＳＲ１〜ＳＲＭの各々がリセットを同時に実行せず、且つ、クロック信号ＣＬＫ（シフトパルス信号ＩＳＴＨ）に同期してリセットを実行することができる。 （もっと読む）

【課題】シフトレジスタにおいて、駆動に必要な信号の数の増加を抑えつつトランジスタの電圧ストレスを軽減し、また出力信号の立ち下がりの遅れを抑制して誤動作を防止する。
【解決手段】単位シフトレジスタは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１、出力端子ＯＵＴを放電するトランジスタＱ２、第１入力端子ＩＮ１に接続したゲートを有し第１電圧信号端子Ｔ１のレベルをトランジスタＱ１のゲート（ノードＮ１）に供給するトランジスタＱ３、および第２入力端子ＩＮ２に接続したゲートを有し第２電圧信号端子Ｔ２のレベルをノードＮ１に供給するトランジスタＱ４を備える。第１、第２電圧信号端子Ｔ１，Ｔ２の一方には、クロック信号ＣＬＫに相補なクロック信号／ＣＬＫに同期してＨレベルになり、クロック信号ＣＬＫに同期してＬレベルになる電圧信号が入力される。 （もっと読む）