【課題】 等価直列抵抗の制御を容易に且つ精度良く行うことが可能な積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法を提供すること。
【解決手段】 積層コンデンサＣ１は、積層体１と第１及び第２の端子電極３，５とを備える。積層体１は、複数の誘電体層と、第１及び第２の内部電極２１〜２４，３１〜３４とが交互に積層されることにより構成される。第１の内部電極２１〜２４は、スルーホール導体５１ａ〜５７ａ及び内部導体４５〜４８を介して互いに電気的に接続されている。第１の内部電極２１は、引き出し導体２５を介して第１の端子電極３に電気的に接続されている。第２の内部電極３１〜３４は、スルーホール導体５１ｂ〜５７ｂ及び内部導体４１〜４４を介して互いに電気的に接続されている。第２の内部電極３４は、引き出し導体３５を介して第２の端子電極５に電気的に接続されている。 （もっと読む）

【課題】チップ形固体電解コンデンサに関し、ＥＳＬ特性を改善し、更なる低ＥＳＬ化が可能なチップ形固体電解コンデンサを提供することを目的とする。
【解決手段】コンデンサ素子１と、このコンデンサ素子１の陽極部１ａが接合される陽極接合部２ｂを平面部２ａの一端に設けると共に実装用の陽極端子部２ｃを下面に設けた陽極リードフレーム２と、上記コンデンサ素子１の陰極部１ｂを搭載して接合すると共に上記陽極リードフレーム２の平面部２ａ上に絶縁層を介して載置される平面部３ａ、ならびに実装用の陰極端子部３ｂを下面に設けた陰極リードフレーム３からなる構成により、陰極リードフレーム３に流れる電流の向きと陽極リードフレーム２に流れる電流の向きが逆方向になって打ち消し合うようになり、ＥＳＬを大幅に低減することができる。 （もっと読む）

【目的】 下部電極、高誘電体膜、上部電極それぞれにおける層間の密着性や他の層との間での高い密着性を有し、優れた高周波特性を有する薄膜コンデンサを実現することを目的とする。
【解決手段】 下部電極と、下部電極上に設けられた高誘電体膜と、高誘電体膜上に設けられた上部電極とを有する薄膜コンデンサにおいて、上部電極、高誘電体膜、及び下部電極の少なくとも１つに対して複数の開口部を設けるものとしているものである。特に、絶縁膜に覆われる上部電極に対して複数の開口部を設ける。 （もっと読む）

【課題】本発明はサイズまたは工程数を増加させなくても、高容量でありながら寄生インダクタンスを最少化され高周波回路のデカップリング用に適した積層型セラミックキャパシタに関するものである。
【解決手段】上記積層型セラミックキャパシタは複数のセラミックシートを積層して成るセラミックブロック；上記セラミックブロックの対向する外側面上に形成され各々＋または−端子に設定される複数の外部電極； 上記セラミックブロックの内部に上下に隣接し相異する方向の電流が流れる一つ以上の第１、２の内部電極；及び、上記第１内部電極に各々一体で形成され＋あるいは−端子に設定された外部電極に連結される複数の引出パターンを含む。 （もっと読む）

【課題】 ＣＰＵ等に安定な電圧供給を図るため、等価直列インダクタンス（ＥＳＬ）低減させた積層コンデンサを提供する。
【解決手段】 積層コンデンサ１は、誘電体素体２と、複数の内部電極１０Ａ〜１７Ａと、引出し電極１０Ｂ〜１７Ｂとを備えている。誘電体素体２は、シート状の複数の誘電体層２Ａ〜２Ｉの積層体であって、少なくとも一側面２１を有している。各内部電極１０Ａ〜１７Ａは、誘電体層２Ａ〜２Ｉの面積内に収まる導体からなり、誘電体層２Ａ〜２Ｉとそれぞれ交互に積層されている。また、各内部電極１０Ａ〜１７Ａは、それぞれが該一側面２１近傍に位置する第１縁部１０Ｃ〜１７Ｃを有している。一の引出し電極は、該一側面２１上であって該積層方向と直交した方向において他の引出し電極と重なる部分Ａを有する。 （もっと読む）

【課題】 電子部品（ＬＳＩ）のさらなる高周波化（１ＧＨｚ以上）に対応するデカップリングキャパシタに適用できるキャパシタ装置を提供する。
【解決手段】 柱状導電体１０と、柱状導電体１０の外周面を被覆する誘電体層１２と、誘電体層１２の外周面を被覆する外側導電層１４とにより構成される同軸型のキャパシタＣが、複数個並んで配置され、複数のキャパシタＣの外側導電層１４に第１接続端子２４が接続され、複数のキャパシタＣの柱状導電体１０に第２接続端子２６ａ，２６ｂが接続されて、複数のキャパシタＣが電気的に並列に接続されている。 （もっと読む）

外装容器の一方向側のみに端子を設けた場合でも素子体から端子への抵抗を低減させ、かつ、インダクタンスを低減させることができ、さらに素子体の製造時間を短縮させることのできるコンデンサを提供する。
素子体１０１は、電極体１０３Ａ、１０３Ｂの端部帯状部１０８Ａ、１０８Ｂが、セパレータ５Ａ、５Ｂの長手方向に沿って互いに反対側にセパレータ５Ａ、５Ｂより突出するように巻回されて形成されている。この素子体１０１の渦巻き様の両端面からは、電極体１０３Ａ、１０３Ｂの端部帯状部１０８Ａ、１０８Ｂが別々に露出されており、この端部帯状部１０８Ａ、１０８Ｂには、集電板１４１Ａ、１４１Ｂが接合されている。そして、集電板１４１Ａと端子３３Ａ間、集電板１４１Ｂと端子３３Ｂ間は、それぞれ短タブ部１５１Ａ、長タブ部１５１Ｂにより接続されている。 （もっと読む）

【構成】 誘電体板１１〜５１及び内部電極１２〜４２からなる積層体１５の表裏両主面の少なくとも一部分ずつに外部電極１６、５６が形成され、同極性となる内部電極１２、３２及び外部電極１６が複数個の柱状端子１３で、同極性となる内部電極２２、４２及び外部電極５６が複数個の柱状端子１４でそれぞれ互いに接続され、かつ内部電極１２〜４２を流れる電流による電磁界が互いに相殺する箇所に柱状端子１３、１４が配設されている積層コンデンサ１０。
【効果】 内部電極１２〜４２を流れる電流の方向を分散させると共に多数の柱状端子１３、１４により電流の流れる距離を短くし、積層コンデンサ１０自体のＥＳＬを小さくできる。また実装する際、多数の電流路の集約が不要となって相互インダクタンスを小さくできると共にＬＳＩチップ５７との接続経路を短縮でき、ＬＳＩチップ５７と積層コンデンサ１０との間におけるインダクタンスを小さくできる。 （もっと読む）