【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。 （もっと読む）

【課題】半導体装置の仕様を満たす電圧が得られているどうかを、半導体装置内で容易に検出できるようにする。
【解決手段】半導体装置の内部回路の出力電圧を検出し、前記出力電圧が半導体装置の仕様内の電圧であるか仕様外の電圧であるかを判定する機能を有する検出回路を備えており、前記検出回路は、前記出力電圧が仕様内であるか仕様外であるかを判定する信号をデジタル回路に送り、前記デジタル回路は当該信号に応じて回路動作の実行または停止を行う。 （もっと読む）

【解決手段】
開示される主題は、半導体トランジスタデバイス及び、従来のシリサイドコンタクトと比較して増大された実効サイズを有するシリサイドコンタクトを形成するために利用することができる関連する製造技術に関する。ここに開示されるプロセスに従って製造される半導体デバイス（２００）は、半導体材質（１０２）の層と、半導体材質（１０２）の層を覆うゲート構造（１１２，１２８）とを含む。チャネル領域（２１８）が半導体材質（１０２）の層内に形成され、チャネル領域（２１８）はゲート構造（１１２，１２８）の下層となる。半導体デバイス（２００）はまた、半導体材質（１０２）の層内のソース及びドレイン領域（２１６）を含み、チャネル領域（２１８）はソース及びドレイン領域（２１６）の間に配置される。また、半導体デバイス（２００）はソース及びドレイン領域（２１６）を覆うファセット形状シリサイドコンタクト区域（２１０，３０８，４０６）を含む。 （もっと読む）

【課題】チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の上に形成され、第１の元素と第２の元素とを含むゲート絶縁膜２６と、ゲート絶縁膜２６の上に形成されたゲート電極２７とを備えている。ゲート絶縁膜２６は、半導体基板１１側においてゲート電極２７側と比べて第１の元素の含有量が多く、ゲート電極２７側において半導体基板１１側と比べて第２の元素の含有量が多い。 （もっと読む）

【課題】ランダムばらつきをオンチップでモニターして、ＭＯＳＦＥＴのしきい値電圧ばらつきを減らすように基板電圧、電源電圧にフィードバックをかけることを可能とする。
【解決手段】ソースフォロアに接続された複数のペアトランジスタ１０と、複数のペアトランジスタ１０が接続され複数のペアトランジスタ１０の一つを選択する選択回路２１と、選択回路２１に接続されたラッチ回路２２と、ラッチ回路２２に入力すると同時にある一定の幅を持ったパルスが発振されるパルス発生回路２３と、ラッチ回路２２から出力される値と、パルス発生回路２３から出力される値が同じであるか否かによってペアトランジスタの差分の有無を判定する判定回路２４と、判定回路２４で差分があると判定された回数をカウントするカウンタ回路２６と、カウンタ回路２６で加算された値ｍと設定値ｋとを比較し、電源電圧もしくは基板電圧にフィードバックする比較回路２７とを有する。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、ゲート絶縁膜へのプラズマダメージをなくし、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域１０１にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、窒化シリコン膜上に酸化シリコン膜９を形成する工程と、ＭＯＮＯＳ型メモリトランジスタ領域１０１にマスク膜１０を形成し、マスク膜１０をマスクとして酸化シリコン膜９を除去する工程と、マスク膜１０をマスクとして窒化シリコン膜８を熱燐酸によるウェットエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】複数のＬＥＤ駆動回路間での駆動電流のばらつきを改善し、印刷濃度のむらを解消して印刷品位の向上を図る。
【解決手段】ＬＥＤプリントヘッドに搭載されるドライバＩＣ中の複数のＬＥＤ駆動回路１１０において、駆動トランジスタであるＰＭＯＳ１１８〜１２２のゲート１１８Ｇ〜１２１Ｇ，１２２−１Ｇ〜１２２−４ＧをＬＥＤアレイ方向（Ｘ軸方向）に並列に配置して、ＰＭＯＳのチャネルがＬＥＤアレイ方向に対して直交する方向（Ｙ軸方向）となるように配置し、ドレイン電流をＹ軸方向に流す構成にしている。そのため、低温雰囲気中であってもドライバＩＣ端部とドライバＩＣ中心部との駆動電流の差が小さくなり、ドライバＩＣ内での駆動電流のばらつきを改善できる。これにより、画像形成装置における印刷濃度のむらを解消できて印刷品位を向上できる。 （もっと読む）

【課題】本発明は、絶縁ゲート型トランジスターチップ内の要因により形成される帰還回路によるゲート発振を簡易な構成で抑制する絶縁ゲート型トランジスターチップを提供することを目的とする。
【解決手段】
半導体基板と、該半導体基板の表面に形成されたエミッタ電極と、該半導体基板の裏面に形成されたコレクタ電極と、該半導体基板の表面に形成されたゲートパッドとを備える。さらに、該半導体基板の表面に形成されて一端が該ゲートパッドと接続された第１ゲート配線と、該半導体基板の表面に形成されて該第１ゲート配線の他端と接続された第１内蔵抵抗と、該半導体基板の表面に形成されて一端が該第１内蔵抵抗を介して該第１ゲート配線の他端と接続された第２ゲート配線とを備えることを特徴とする。 （もっと読む）

【課題】高集積、高速且つ高性能な歪みＳＯＩ構造の縦型ＭＩＳＦＥＴを得ること。
【解決手段】Si基板1上に酸化膜2を介して、横方向エピタキシャルSiGe層3が設けられ、SiGe層3は素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。SiGe層3上には選択的に縦方向エピタキシャルSiGe層7が設けられ、SiGe層7の側面には格子定数がやや小さい横方向エピタキシャル歪みSi層8が周設され、歪みSOI基板を形成しており、SiGe層7及び歪みSi層8の上部にはドレイン領域(10、11)が設けられ、SiGe層3全体、SiGe層7及び歪みSi層8の下部にはソース領域9が設けられ、歪みSi層8の側面にはゲート酸化膜12を介してゲート電極13が周設され、ドレイン領域11、ソース領域9及びゲート電極13には、それぞれ導電プラグ20を介してCu配線23が接続されている歪みＳＯＩ構造の縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】ゲートラストプロセスで作製するトランジスタにおいて、活性領域と素子分離領域の高さばらつきのためゲートのポリシリコンを抜くことができないことにより、ゲートの抵抗にばらつきが生じるのを防ぐことを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するように、酸化膜１６、ＰＭＤ１９、及び第１のゲート部３０又は第２のゲート部３１の一部を研磨除去する工程、露出された部分より、ポリシリコン１２を抜く工程、第１のゲート部３０及び第２のゲート部３１を覆うメタルを形成する工程を備える。また、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するようにメタルを研磨除去し、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタルを残す工程を備えて構成される。 （もっと読む）