【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】ビット線フックアップ回路における配線層間の耐圧を保障できる半導体集積回路を提供する。
【解決手段】順次配置された第１〜第４のビット線を有するメモリセルアレイ１１と、メモリセルアレイ１１の一端側に配置され、第１，第３のビット線に電気的に接続された第１センス回路１２−１と、メモリセルアレイ１１の他端側に配置され、第２，第４のビット線に電気的に接続された第２センス回路と、メモリセルアレイ１１と第１センス回路１２−１との間に配置され、電流通路の一端が第１のビット線に接続され、他端が第１センス回路１２−１に接続される転送トランジスタＴＦ０を含む第１フックアップ領域１３−１と、第１フックアップ領域１３−１と第１センス回路１２−１との間に配置され、電流通路の一端が第３のビット線に接続され、他端が第１センス回路１２−１に接続される転送トランジスタＴＦ１を含む第２フックアップ領域１３−２とを具備する。 （もっと読む）

【課題】書き込みデータの保持特性の向上および消去時の低電圧化、ならびに複数回の書き込み・消去動作に対して消去状態における抵抗値のばらつきを低減することが可能な記憶素子および記憶装置を提供する。
【解決手段】記憶層２０は、テルル（Ｔｅ）を含む高抵抗層２２と、少なくとも１種類の金属元素を含むと共に、少なくとも１種のカルコゲン元素を含むイオン源層２１とを有する。高抵抗層２２が陰イオン成分としてテルル（Ｔｅ）を主成分とすることにより、書き込み時にイオン源層２１から高抵抗層２２に拡散した金属元素が安定化され、書き込み保持特性が向上する。また、消去に必要な電圧が低電圧化されると共に、多数回の記録・消去動作を繰り返し行った場合の抵抗値のばらつきが低減される。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。位相反転素子への電源電圧の印加を停止する場合、データを容量素子に記憶させることで、位相反転素子への電源電圧の供給を停止しても、容量素子においてデータを保持させる。 （もっと読む）

【課題】 ベリファイ動作を高速化し、データの書き込み速度を向上する。
【解決手段】 メモリセルアレイ１は、ワード線、及びビット線に接続され、ｎ値（ｎは３以上の自然数）のうちの１値を記憶する複数のメモリセルが配置されて構成されている。制御回路７は、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む。データ記憶回路１０は、前記ビット線に接続され、少なくとも１ビット以上のデータを記憶する。制御回路７は、書き込み動作により、メモリセルの閾値電圧が第ｋ値の閾値電圧に達したかのベリファイ時、前記第ｋ値の閾値電圧より低い閾値電圧でベリファイ動作を行ない、前記メモリセルの閾値電圧が前記第ｋ値の閾値電圧より低い閾値電圧を越えている場合、前記データ記憶回路内のデータを第ｋ値より低い第ｉ値の閾値電圧（ｉ＜ｋ）への書き込みと同じデータに設定する。 （もっと読む）

【課題】 低コストで、生産性及び歩留まりに優れる構造の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】
メモリセル選択用のトランジスタが形成された基板上の同一層の第１の金属配線１１９及び第２の金属配線１２１上に、夫々、第１の開口部１２８及び第２の開口部１２９を同時に形成する。次に可変抵抗体１２４と上部電極１２６を、第１の開口部１２８内は上部電極１２６により完全に充填されるが、第２の開口部１２９内は完全に充填されることのないように全面に堆積する。その後、第２の開口部の底部に第２の金属配線１２１の表面が露出するまでエッチバックを行うことで、第１の開口部１２８内に可変抵抗素子１０４を、第２の開口部１２９内に第３の金属配線（ビット線）１２０と接続するための導通孔を、同時に形成する。 （もっと読む）

【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。 （もっと読む）

【課題】バス配線数を削減しつつ動作時の電流消費を抑えられる半導体集積回路を提供すること。
【解決手段】複数のバンク（バンク１、バンク２）に分割されるとともに多ビットのデータを処理する回路ユニット（例えば、メモリセルアレイプレート）と、多ビットのデータの入出力が行われる複数の入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４と、対応するデータ入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ４と回路ユニットとを電気的に接続する複数のバス配線（ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２）と、を備え、バス配線のうち、バンク間を跨るように配置され、かつ、接続される前記バンクが互いに異なる２本以上のバス配線（ｂ１２とｂ３１、ｂ２２とｂ４１）は、中間部分にて共通化された共通バス配線（ＢＵＳ１３、ＢＵＳ２４）を有する。 （もっと読む）

マイクロエレクトロニクスパッケージ構造を形成する方法、及びそれによって形成される構造物が提供される。該方法は、めっき部材に、ダイを保持するためのキャビティを形成し、前記キャビティ内にダイを取り付け、前記ダイに隣接して誘電体材料を形成し、前記ダイに隣接して前記誘電体材料内にビアを形成し、前記ビア内にＰｏＰランドを形成し、前記ビア内にインターコネクトを形成し、その後、前記めっき部材を除去して、前記ＰｏＰランドと前記ダイとを露出させることを有し、前記ダイは前記ＰｏＰランドより上に配置される。
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【課題】安定した動作が可能な不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１主面１１０ｆと、第１主面とは反対側の第２主面１１０ｍと、を有する第１導電層１１０と、第１主面に対向し、第１主面に対して平行な平面を含む第３主面１２０ｆと、第３主面の第１主面とは反対の側に設けられた第４主面１２０ｍと、第３主面と第４主面とに接する側面１２０ｓと、第３主面と側面との間に設けられ、第３主面よりも曲率が高い角部１２０ｃと、を有する第２導電層１２０と、第１導電層と第２導電層との間に設けられ、印加される電界及び通電される電流の少なくともいずれかによって電気抵抗が変化する抵抗変化層１３０と、第１導電層の第２主面に対向して設けられた整流素子７０と、を備えた不揮発性記憶装置が提供される。第３主面の面積は、第２主面の面積よりも小さい。 （もっと読む）