国際特許分類[H01L29/74]の内容
電気 (1,674,590) | 基本的電気素子 (808,144) | 半導体装置,他に属さない電気的固体装置 (445,984) | 整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00〜47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00 (54,759) | 半導体装置の型 (42,689) | 整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの (37,192) | バイポーラ装置 (2,586) | サイリスタ型装置,例.4層再生作用をもつもの (302)
国際特許分類[H01L29/74]の下位に属する分類
ゲートターンオフサイリスタ (51)
双方向サイリスタ,例.トライアック (21)
電界効果によりターンオンするもの (39)
国際特許分類[H01L29/74]に分類される特許
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半導体装置
【課題】 簡便な方法で電極部付近の電流集中を防いで、逆回復耐量を向上させ
ること。
【解決手段】 ライフタイムの短い調整領域10を、ソース電極4を半導体基板1内へ投影させた場合の電極端部を跨いだ領域で、かつ、基板深さ方向に位置する高濃度のp型ウェル領域20と低濃度の半導体層との境界部6を含む領域に形成する。
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トリガ素子を有するメモリセル
【課題】メモリセルへのアクセスのために、ユニポーラメモリ素子をビット線に選択的かつ電気的に結合するように構成されたトリガ部品を提供する。
【解決手段】トリガ部品24は、ワード線26に結合されたサイリスタを含んでいる。サイリスタは、パルスがワード線26を介して印加されたときに、ユニポーラメモリ素子21をビット線22に結合するように構成される。トリガ部品24は、メモリセル21のアクセス期間中にワード線26が高電圧に維持されることを必要としない。
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半導体装置の製造方法
【課題】急峻な不純物プロファイルを呈する第1n型半導体層と第1p型半導体層を備えたサイリスタを有する半導体装置の製造方法を提供する。
【解決手段】第1p型半導体層p1と、第1n型半導体層n1と、第2p型半導体層p2と、第2n型半導体層n2とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、半導体基板11の表面層に、p型不純物を含む第2p型半導体層p2を形成する工程と、エピタキシャル成長により、第2p型半導体層p2が設けられた半導体基板11上に、n型不純物を含む第1n型半導体層n1を形成する工程と、エピタキシャル成長により、第1n型半導体層n1上に、第1n型半導体層n1を形成する工程よりも低い成膜温度で、p型不純物を含む第1p型半導体層p1を形成する工程とを有することを特徴とする半導体装置の製造方法である。
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半導体装置の製造方法
【課題】急峻な不純物プロファイルを呈する第1n型半導体層と第1p型半導体層とを備えたサイリスタを有する半導体装置の製造方法を提供する。
【解決手段】第1p型半導体層p1と、第1n型半導体層n1と、第2p型半導体層p2と、第2n型半導体層n2とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、半導体基板11の表面層に、p型不純物を含む第2p型半導体層p2を形成する工程と、エピタキシャル成長により、第2p型半導体層p2が設けられた半導体基板11上に、n型不純物を含む第1n型半導体層n1を形成する工程と、エピタキシャル成長により、第1n型半導体層n1上に、ノンドープ半導体層mを形成する工程と、エピタキシャル成長により、ノンドープ半導体層m上に、p型不純物を含む第1p型半導体層p1を形成する工程とを有する半導体装置の製造方法である。
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半導体集積回路装置
【課題】集光した光によるアタックを回避するための技術を提供する。
【解決手段】それぞれ照射された光を検出可能な複数の光検出器(2)を含む。上記複数の光検出器は上記半導体集積回路装置において分散配置され、上記各光検出器は、半導体基板上のウエル境界への光照射に起因する漏れ電流をトリガとして導通するサイリスタ構造の光検出素子(23)を含んで成る。かかる構成の光検出器は小さな領域に形成することができ、半導体チップにおいて多くの光検出素子を均一に配置することができるので、集光した光によるアタックを回避することができる。
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双方向サイリスタ
【課題】双方向サイリスタの感度の向上と誤動作の防止との両方を良好に達成することが困難であった。
【解決手段】双方向サイリスタを構成するために、半導体基板1に第1、第2、第3及び第4のN型半導体領域N1、N2、N3、N4と第1及び第2のP形半導体領域P1、P2とを設ける。半導体基板1の一方の表面2に第1の主電極T1とゲ−ト電極Gとを配置する。半導体基板1の他方の主面3に第2の主電極T2を設ける。第1の主電極に、第2のN型半導体領域N2に対向する第1の部分T1aと、第3のN型半導体領域N3に対向する第2の部分T1bと、第2及び第3モードにおけるトリガに寄与する第3の部分T1cとを設ける。第3の部分T1cを第1及び第2の主サイリスタの中心から遠い位置に配置する。
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半導体装置
【課題】フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のESD保護素子を備えた半導体装置を提供することである。
【解決手段】本発明の一態様による半導体装置は、第1導電型の第1の電極と、第2導電型の第2の電極と、前記第1の電極と前記第2の電極とを接続するフィン状の複数の第1の導電体及びこれら複数の第1の導電体を接続するフィン状の複数の第2の導電体から形成された領域であって、該領域中の前記第1の電極に接して設けられた第2導電型の第1の領域と、該領域中の前記第2の電極及び該第1の領域に接して設けられた第1導電型の第2の領域と、前記第1の領域に接続された第2導電型の第3の電極と、前記第2の領域に接続された第1導電型の第4の電極とを具備する。
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静電気保護用半導体装置
【課題】高い保持電圧特性を有するSCR構造の静電気保護用半導体装置を実現すること。
【解決手段】SOI基板に形成されたSCR構造の静電気保護用半導体装置において、埋め込み絶縁膜11上に埋め込みn+ 型領域12を形成し、アノードn型領域20、カソードp型領域21は、延長領域20a、21aを備えている。延長領域20aの長さLnと、延長領域21aの長さLpと、アノードp型領域20、カソードp型領域21から埋め込みn+ 型領域12までの縦方向の距離Lyを調整することで、所望の保持耐圧特性を得ることができ、アノードn型領域20とカソードp型領域21との間の距離Lを調整することで、所望の動作開始電圧値を得ることができる。
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端面センサデバイスの製造方法
【課題】形状に限定されることなく、柔軟性ないし可撓性を有し、任意の形状の各種装置を作成することが可能な端面センサデバイス及びその製造方法を提供すること。
【解決手段】線状体の端面に、対象からの情報を受容して他の情報として出力する受容部が形成されていることを特徴とする端面センサデバイス。線状体2001は、中止部に中心電極2007を有し、その外周は絶縁膜2008で覆われている。上記線状体2001を用意し、その端面にn型半導体層2004を形成する。次いで、n型半導体層2004上にp型半導体層2003を形成する。これにより、線状体2001の端面にpn接合の受容部(光センサ)が形成される。
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静電気保護用半導体装置
【課題】高い保持電圧特性を有するSCR構造の静電気保護用半導体装置を実現すること。
【解決手段】SOI基板に形成された双方向型SCR構造の静電気保護用半導体装置において、埋め込み絶縁膜11上に埋め込みn+ 型領域12を形成し、アノードp型領域20、カソードp型領域21は、延長領域20a、21aを備えている。延長領域20a、21aの長さLpと、アノードp型領域20、カソードp型領域21から埋め込みn+ 型領域12までの縦方向の距離Lyを調整することで、所望の保持耐圧特性を得ることができ、アノードp型領域20とカソードp型領域21との間の距離Lを調整することで、所望の動作開始電圧値を得ることができる。
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