【目的】配線レイアウトの関係で他の配線層の電位に起因して発生する虞のあるリーク電流を回避し得る半導体サイリスタ装置を提供する。
【構成】半導体基板と、各々が互いに接合型を異にし該半導体基板内で隣接して設けられることによって１つのサイリスタ素子を構成する２つのトランジスタと、該半導体基板上に設けられて該トランジスタの一方に接地電位を供給するための第１配線層と、該半導体基板上に設けられて該トランジスタの他方に電源電位を供給するための第２配線層と、を含む半導体サイリスタ装置であり、該第１配線層は、該半導体基板のうちで該２つのトランジスタが隣接し合う領域を被覆している。 （もっと読む）

【課題】サージ防護素子の信頼性を適切に検査することができ、かつ、サージ防護素子の検査を効率化し、それによってサージ防護素子の生産性の向上に寄与する。
【解決手段】所定の波頭長及び波尾長の電流波形を有する第１衝撃電流の電流波形よりも波頭長及び波尾長が短く、かつ、波高値が高い電流波形を有する第２衝撃電流（第２サージ電流）をすべてのサージ防護素子に与え、前記第２衝撃電流によって当該サージ防護素子が破壊されたか否かを判定し、破壊されなかったサージ防護素子を適合品として選別する第１検査工程と、該第１検査工程によって適合品として選別されたサージ防護素子のうちの所定数のサージ防護素子に前記第１衝撃電流（第１サージ電流）を与え、該第１衝撃電流によって当該サージ防護素子が破壊されたか否かを判定し、破壊されなかったサージ防護素子を適合品として選別する第２検査工程とを有する。 （もっと読む）

【課題】保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供する。
【解決手段】第１の導電型であるＰ型シリコン基板２上に形成され、Ｐ型シリコン基板２上に形成される第２の導電型であるＮウェル領域３と、Ｎウェル領域３上に形成される第１の導電型であるＰ＋アノード領域４と、Ｐ型シリコン基板２上に形成される第２の導電型であるＮ＋カソード領域７とを備える横方向シリコン制御整流素子において、Ｎウェル領域３に接触して形成される第２の導電型であるＮ型半導体領域２２と、Ｎ型半導体領域２２上に形成される第１の導電型であるＰ型半導体領域２１とを備える。 （もっと読む）

【課題】高温度におけるオフ電圧上昇率耐量を向上し、誤動作を防止することができるサイリスタを提供する。
【解決手段】サイリスタ１において、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡する第１の短絡部６１と、第４の半導体領域２４を貫通し、第１の主電極３と第２の半導体領域２２との間を電気的に短絡するとともに、抵抗値に負の温度係数を有する第２の短絡部６２とを備える。第２の短絡部６２は温度補償層６２２を備えている。 （もっと読む）

【課題】静電気印加時には、高速にトリガし、通常使用時には、ラッチアップが起きにくいサイリスタ型の保護回路を提供する。
【解決手段】第１の端子と第２の端子との間に、一端が第２の端子に接続された容量素子と、半導体基板上に設けられたサイリスタであって、上記第１の端子に接続されたアノードと、上記第２の端子に接続された第１カソードと、アノードと第１カソードとの間に配置され上記容量素子の他端に接続された第２カソードと、を備えたマルチカソードサイリスタと、を用いることにより、アノードと第２カソード間で開始したサイリスタ動作がアノードと第１カソード間のサイリスタ動作を誘起するようにした。 （もっと読む）

【課題】逆回復時のｄＶ／ｄｔの増加を抑制し、逆回復時の電圧電流波形の振動を抑制し、高速・低損失特性とソフトリカバリー特性の両者を同時に向上させる半導体装置の製造方法を提供すること。
【解決手段】リンを含むｎ型で高比抵抗のＦＺのバルクウェハ３００にて通常のプロセス処理を行い、一方の表面にｐアノード層３０１、アノード電極３０２を形成する。その後、プロトン等の軽イオン照射３０３を行う。照射後、裏面から所定の厚さまで、切削する。切削後、裏面の切削面３０５にリン等のｎ型不純物イオン（不純物３０７）のイオン注入３０６を行い、熱処理を行い、ｎカソード層３０８を形成し、その上にカソード電極３０９を形成する。 （もっと読む）

【課題】トライアックの雷サージ特性を向上させ、信頼性の高いトライアックを提供する。
【解決手段】ｐ層がｎ層を挟み込む半導体基板のｐ層内にｎ層４１及び４３が選択的に形成され、ｐ層内にｎ層４２が選択的に形成され、トライアックが形成される。その際、ｎ層４１〜４３は、互いに重複しないように配置され、かつ、ｎ層４１及び４２は、その平面領域がそれぞれ対称形となるように形成される。このため、サージ電圧が印加されてターンオンする初期段階において、異なる２以上の局所領域がオン状態となり、電流集中を緩和することができるので、雷サージ特性を大幅に向上させることができる。 （もっと読む）

【課題】メサ型半導体装置及びその製造方法において、耐圧を向上させると共にリーク電流を低減する。
【解決手段】半導体基板１の表面にＮ−型半導体層２を形成し、その上層にＰ型半導体層３を形成する。その後、Ｐ型半導体層３の表面から、ＰＮ接合部ＪＣ、Ｎ−型半導体層２、半導体基板１の厚さ方向の途中にかけてエッチングし、半導体基板１に近づくに従って幅が大きくなるメサ溝８を形成する。その後、前記エッチングにより生じたメサ溝８の内壁のダメージ層を、ウェットエッチングにより除去すると共に、Ｐ型半導体層３の表面に近い領域において、Ｐ型半導体層３の表面に近づくに従って幅が大きくなるようにメサ溝８を加工する。その後、半導体基板１及びそれに積層された各層からなる積層体をダイシングする。 （もっと読む）

【課題】リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなるサイリスタ構成の素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、少なくとも１つの領域が半導体基板１の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、第１ｎ領域２５および第２ｐ領域２７を結晶成長層として形成する際には、半導体基板１上に第１絶縁膜１７と第２絶縁膜１９との積層膜を成膜する第１工程と、第２絶縁膜１９のエッチングに続けて第１絶縁膜１７をウェットエッチングすることによって半導体基板１に達する開口を形成する第２工程と、開口底部に露出する半導体基板１の表面に、第１ｎ領域２５および第２ｐ領域２７を選択的に結晶成長させる第３工程とを行う。 （もっと読む）

【課題】圧接型大電力用サイリスタモジュールの上下方向寸法を小型化する。
【解決手段】放熱板1、絶縁板11、コモンバー12、スペーサ181、サイリスタチップ113、スペーサ183,24及びカソード端子バー18を圧接手段19により上下方向に圧接する。四角形のサイリスタチップ113を用い、四角形のスペーサ181,183をサイリスタチップ113よりも小さくする。絶縁性ホルダ182,184とによってスペーサ181,183とを包囲する。サイリスタチップ113のゲート電極113b上に配置されたコイルバネ型ゲート電極信号線15のコイル部分15aとスペーサ14とを絶縁性ゲートスペーサ316,317によって絶縁する。コイルバネ型ゲート電極信号線15の水平方向に延ばされた部分15bを絶縁被覆し、スペーサ14の収容溝14b内に収容する。水平方向に延ばされた部分15bの根元側部分15b2を絶縁性ゲートスペーサ316,317によって狭持する。 （もっと読む）