トライアック
【課題】トライアックの雷サージ特性を向上させ、信頼性の高いトライアックを提供する。
【解決手段】ｐ層がｎ層を挟み込む半導体基板のｐ層内にｎ層４１及び４３が選択的に形成され、ｐ層内にｎ層４２が選択的に形成され、トライアックが形成される。その際、ｎ層４１〜４３は、互いに重複しないように配置され、かつ、ｎ層４１及び４２は、その平面領域がそれぞれ対称形となるように形成される。このため、サージ電圧が印加されてターンオンする初期段階において、異なる２以上の局所領域がオン状態となり、電流集中を緩和することができるので、雷サージ特性を大幅に向上させることができる。
【解決手段】ｐ層がｎ層を挟み込む半導体基板のｐ層内にｎ層４１及び４３が選択的に形成され、ｐ層内にｎ層４２が選択的に形成され、トライアックが形成される。その際、ｎ層４１〜４３は、互いに重複しないように配置され、かつ、ｎ層４１及び４２は、その平面領域がそれぞれ対称形となるように形成される。このため、サージ電圧が印加されてターンオンする初期段階において、異なる２以上の局所領域がオン状態となり、電流集中を緩和することができるので、雷サージ特性を大幅に向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トライアックに係り、更に詳しくは、トライアックの耐圧特性、特に、雷サージ特性を向上させるための改良に関する。
【背景技術】
【０００２】
トライアックは、１つのゲート端子及び一対の主端子を有し、ゲート端子を用いて主端子間のターンオン制御を行うことができる交流制御素子である。共通のゲート端子を用いて、主端子間の双方向についてそれぞれターンオン制御を行うことができるため、トライアックは双方向サイリスタとも呼ばれ、交流電源の制御回路、例えば、モータやヒータなどの電力制御回路に広く用いられている（例えば、特許文献１，２）。
【０００３】
図８は、従来のトライアック１０２の一構成例を示した平面図である。図９及び図１１はＥ−Ｅ切断線、図１０はＦ−Ｆ切断線によって、図８のトライアック１０２をそれぞれ切断した場合の断面図である。
【０００４】
落雷時のようにトライアック１０２の主端子Ｔ１及びＴ２間に１ｋＶを越えるような高い電圧が印加された場合、トライアック１０２内にリーク電流が流れ、このリーク電流によってトライアック１０２がターンオンする。図示したメサ型構造のトライアック１０２の場合、オフ状態で高電圧を印加すれば、メサ溝１１の近傍に電界集中が発生し、メサ溝１１の壁面付近から低電位の主端子Ｔ１又はＴ２へリーク電流が流れる。このリーク電流がｐ型半導体層３１又は３２内を横方向に流れることによって当該ｐ型半導体層３１，３２内に電圧降下が発生し、トライアック１０２をターンオンさせる。
【０００５】
図９及び図１０は、ゲート端子Ｔｇを開放し、主端子Ｔ１，Ｔ２間に、主端子Ｔ２をプラス（正電位）とする１ｋＶを越える高電圧を印加した時の様子を示した図であり、そのときのリーク電流の経路が示されている。リーク電流は、メサ溝１１付近からｐ型半導体層３１を横断して主端子Ｔ１へ流れる。このとき、ｐ型半導体層３１の抵抗によって電圧降下が生じ、この電位差がトリガーとなってトライアック１０２をターンオンさせる。つまり、Ｉモードにおけるターンオンと同様の原理によりトライアック１０２がターンオンする。
【０００６】
図９（Ｅ−Ｅ切断面）では、ｎ型半導体層４１直下の薄いｐ型半導体層３１において抵抗値が高くなっている。このピンチ抵抗にリーク電流が流れると、その電圧降下によって半導体層３１，４１間のｐｎ接合Ｊ３が順バイアスされ、ｎ型半導体層４１からｐ型半導体層３１を通ってｎ型半導体層３０へ電子が注入される。その結果、ｎ型半導体層３０の電位がｐ型半導体層３２よりも低くなり、半導体層３０，３２間のｐｎ接合Ｊ２も順バイアスとなり、ｐ型半導体層３２の正孔がｎ型半導体層３０に流れ込んで、トライアック１０２がターンオンする。従って、この図では、ｎ型半導体層４１の右端付近が最初にオン状態となり、その後、オン状態は左に向って広がっていき、最終的にはｎ型半導体層４１の全体がオン状態に至る。
【０００７】
同様にして、図１０（Ｆ−Ｆ切断図）では、ｐ型半導体層３１内において電圧降下を生じさせるリーク電流は、ｎ型半導体層４１下のｐ型半導体層３１を経て、左側のメサ溝１１付近から主端子Ｔ１へ流れる。ただし、図１０の電流経路は、図９の電流経路に比べて、ｎ型半導体層４１の幅が短いことから、ピンチ抵抗が小さく、ｐ型半導体層３１内で生じる電圧降下も小さい。従って、図１０のｎ型半導体層４１の左端よりも、図９のｎ型半導体層４１の右端の方が先にオン状態となることがわかる。
【０００８】
図１１（Ｅ−Ｅ切断図）は、ゲート端子Ｔｇを開放し、主端子Ｔ１，Ｔ２間に、主端子Ｔ１をプラス（正電位）とする１ｋＶを越える高電圧を印加した時の様子を示した図であり、そのときのリーク電流の経路が示されている。リーク電流は、メサ溝１１付近からｐ型半導体層３２を横断して主端子Ｔ２へ流れる。このとき、ｐ型半導体層３２の抵抗によって電圧降下が生じ、この電位差がトリガーとなってトライアック１０２をターンオンさせる。
【０００９】
ｎ型半導体層４２上の薄いｐ型半導体層３２は抵抗値が高くなっている。このピンチ抵抗にリーク電流が流れると、その電圧降下によって、半導体層３２，４２間のｐｎ接合Ｊ４が順バイアスされ、ｎ型半導体層４２からｐ型半導体層３２を通ってｎ型半導体層３０へ電子が注入される。その結果、ｎ型半導体層３０の電位がｐ型半導体層３１よりも低くなり、半導体層３０，３１間のｐｎ接合Ｊ１も順バイアスとなり、ｐ型半導体層３１の正孔がｎ型半導体層３０に流れ込んで、トライアック１０２がターンオンする。従って、この図では、主端子Ｔ１及びｎ型半導体層４２の重複領域の右端付近が最初にターンオンし、その後、オン状態は左に向って広がっていき、最後に上記重複領域の全体がオン状態となる。
【００１０】
図８〜図１１を用いて説明した通り、主端子Ｔ１及びＴ２間にサージ電圧が印加された場合、ｐ型半導体層３１又はｐ型半導体層３２内において、リーク電流によって大きな電圧降下が生じる位置において最初にターンオンが発生し、その後にオン状態が広がっていくと考えられる。つまり、サージ電圧が印加されたトライアック１０２内では、いずれか１点が最初にオン状態となり、その後にオン状態が広がっていく。
【００１１】
従って、最初にオン状態となる局所領域には、サージ電圧を印加した直後に大電流が流れることになる。トライアック１０２の雷サージ電圧は、この局所領域の特性によって決定され、雷サージ電圧を大幅に向上させることは容易ではないという問題があった。
【００１２】
半導体整流素子のサージ耐量を向上させる種々の方法が従来から提案されている（例えば、特許文献３、４）。特許文献３には、２端子の双方向サイリスタに関して、表面無効電流を消失させることによって、ターンオン動作の不確定さから来るサージ耐量の現象を抑制する方法が開示されている。また、特許文献４には、サイリスタとダイオードとが逆並列に接続された半導体サージ防止素子において、サイリスタ及びダイオードの一方を中央に、他方をその外周部に配置し、一方の熱を他方に吸収させることによって、サージ耐量を向上させる方法が記載されている。しかしながら、このような従来の方法では、雷サージ特性を大幅に向上させることは容易ではないという問題があった。
【特許文献１】特開２００５−２６２６２号公報
【特許文献２】特開平１０−２５６５３０号公報
【特許文献３】特開平５−２７５６８７号公報
【特許文献４】特開平１０−９８２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記の事情に鑑みてなされたものであり、トライアックの雷サージ特性を向上させ、信頼性の高いトライアックを提供することを目的とする。
【課題を解決するための手段】
【００１４】
第１の本発明によるトライアックは、第１導電型の半導体基板の両主面から不純物を拡散して形成された第２導電型からなる第１半導体層及び第２半導体層と、第１半導体層の表面から不純物を選択的に拡散し、互いに重複しないように形成された第１導電型の第３半導体層及び第４半導体層と、第２半導体層の表面から不純物を選択的に拡散し、第３半導体層と重複しない平面領域に形成された第１導電型の第５半導体層と、第１及び第３半導体層上に形成された第１主端子と、第１及び第４半導体層上に形成されたゲート端子と、第２及び第５半導体層上に形成された第２主端子とを備え、第３及び第５半導体層が、対称形となる平面領域にそれぞれ形成されている。
【００１５】
この様な構成により、サージ電圧の印加時におけるターンオンの初期段階において、トライアック内の異なる２以上の局所領域をオン状態とすることができる。従って、ターンオン時における電流集中を緩和することができる。しかも、主端子間に印加するサージ電圧の向きにかかわらず、ターンオン時における電流集中を緩和することができる。
【００１６】
第２の本発明によるトライアックは、第５半導体層が、第３及び第４半導体層によって取り囲まれるように形成されている。このような構成により、チップ面積を顕著に増大させることなく、第３及び第４半導体層の領域として必要な面積を確保しつつ、いずれもが対称形となるように形成することができる。
【００１７】
第３の本発明によるトライアックは、第５半導体層が、略正方形の領域として形成され、第４半導体層が、第５半導体層の対角線上に形成され、第３半導体層が、上記対角線について対称となる形状からなる。
【発明の効果】
【００１８】
本発明によれば、第３及び第５半導体層を対称形となる平面領域にそれぞれ形成することによって、ターンオンの初期段階において、トライアック内の異なる２以上の局所領域をオン状態にする。このため、ターンオン時における電流集中を緩和することができる。従って、トライアックの雷サージ特性を大幅に向上させ、信頼性の高いトライアックを実現することができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
図１は、本発明の実施の形態１によるトライアック１００の一構成例を示した平面図である。図２は、Ａ−Ａ切断線によって、図１のトライアック１００を切断した場合の断面図である。このトライアック１００を従来のトライアック１０２と比較すれば、その平面レイアウトが異なっている。特に、ｎ型半導体層４１及び４２の平面形状がそれぞれ線対称である点で異なっている。
【００２０】
まず、トライアック１００の断面構造について説明する。トライアック１００は、ｎ型半導体基板１０の両面にｐ型半導体層３１及び３２がそれぞれ形成され、ｎ型半導体層３０をｐ型半導体層３１，３２で挟んだｐｎｐ構造を有している。また、ｐ型半導体層３１及び３２内には、更にｎ型半導体層４１〜４３が形成されている。ｎ型半導体層４１及び４３は、互いに分離された領域としてｐ型半導体層３１内に形成され、ｎ型半導体層４２は、平面上でｎ型半導体層４１及び４３と重複しない領域としてｐ型半導体層３２内に形成されている。
【００２１】
また、トライアック１００は、一対の主端子Ｔ１，Ｔ２及びゲート端子Ｔｇを備えている。主端子Ｔ１及びゲート端子Ｔｇは、いずれも半導体基板１０の上面に形成されており、主端子Ｔ１はｎ型半導体層４１及びｐ型半導体層３１と導通し、ゲート端子Ｔｇはｎ型半導体層４３及びｐ型半導体層３１と導通している。主端子Ｔ２は、半導体基板１０の下面に形成され、ｎ型半導体層４２及びｐ型半導体層３２と導通している。メサ溝１１は、半導体基板１０の上面に形成された環状の溝部であり、ｐ型半導体層３１はメサ溝１１によって分離されている。
【００２２】
次に、トライアック１００の平面レイアウトについて説明する。このトライアック１００は、略正方形の半導体基板１０に形成されており、当該半導体基板１０の外縁付近にメサ溝１１が形成されている。このメサ溝１１は、略正方形の環状形状からなり、その内側に略正方形のメサ領域１３を形成している。このメサ領域１３内には、ｎ型半導体層４１〜４３、主端子Ｔ１及びゲート端子Ｔｇなどが配置されている。
【００２３】
ｎ型半導体層４２は、メサ領域１３の略中央に配置され、ｎ型半導体層４１及び４３は、ｎ型半導体層４２の外側を取り囲むように配置されている。ｎ型半導体層４３及びゲート端子Ｔｇは、ｎ型半導体層４２の対角線上、つまり、メサ領域１３の角部に配置されており、ｎ型半導体層４１は、上記角部付近を除いて、ｎ型半導体層４２の外縁に沿って、ｎ型半導体層４２を概ね取り囲む領域として形成されている。
【００２４】
ゲート端子Ｔｇ及びｎ型半導体層４３は、ともにメサ領域１３の対角線、つまり、ｎ型半導体層４２に関し対称となる領域として形成されている。ゲート端子Ｔｇは、略正方形の形状を有し、メサ領域１３中央側の領域がｎ型半導体層４３の領域内に配置されている。その一方で、ゲート端子Ｔｇのメサ領域１３周辺側にはｎ型半導体層４３と重複しない領域が残されている。
【００２５】
ｎ型半導体層４３は、そのメサ領域１３中央側がゲート端子Ｔｇからはみ出し、その端辺がゲート端子Ｔｇと重複しないように配置されている。その一方で、ｎ型半導体層４３のメサ領域１３周辺側には切り欠き部が形成され、少なくともｎ型半導体層４３と重複しないゲート端子Ｔｇの領域が残されている。この例では、ｎ型半導体層４３は、ゲート端子Ｔｇの隣接する二辺に沿って形成された「く」の字型の形状を有し、その一部がゲート端子Ｔｇからメサ領域１３中央側へはみ出すように配置されている。つまり、ｎ型半導体層４３は、ｎ型半導体層４２側へ凸となるように９０度で屈曲し、その外角側が、メサ領域１３の中央側へゲート端子Ｔｇからはみ出すように配置されている。
【００２６】
主端子Ｔ１は、ｎ型半導体層４１及び４２と重複するように半導体基板１０の上面に形成されている。また、上記角部のゲート端子Ｔｇ及びｎ型半導体層４３と重複しないように「く」の字型の領域として形成されている。主端子Ｔ２は、半導体基板１０の下面全面、すなわち、メサ領域１３の内外にわたって配置されている。
【００２７】
また、ｎ型半導体層４１及び４２は、所定間隔ｄを隔てて配置され、トライアック１００の｜ｄｖ／ｄｔ｜ｃ耐量を確保している。例えば、誘導負荷で使用している場合、電流の位相が電圧よりも遅れ、ターンオフした瞬間に急激な逆電圧が印加される。このとき、ｎ型半導体層３０内の空乏層にはキャリアが残存しており、この残存キャリアによって、ホールが移動すればターンオフできなくなるという誤動作が発生する。そこで、所定間隔ｄを隔ててｎ型半導体層４１及び４２を配置すれば、キャリアの再結合を促して素子を速やかにターンオフさせることができ、このような誤動作を防止することができる。
【００２８】
図３及び図４は、トライアック１００にサージ電圧が印加された場合の動作を示した説明図である。このトライアック１００は、ｎ型半導体層４１及び４２の平面レイアウトを工夫することによって、ターンオンの初期段階において、トライアック１００内の異なる２以上の局所領域をオン状態とし、ターンオン時における電流集中を緩和している。しかも、主端子Ｔ１，Ｔ２間に印加するサージ電圧の向きにかかわらず、ターンオンの初期段階において２以上の局所領域がオン状態となるように構成されている。
【００２９】
図３は、主端子Ｔ２がプラス（正電位）、主端子Ｔ１がマイナス（負電位）となるサージ電圧を印加したときの様子を示した図であり、図中の（ａ）は、トライアック１００の平面図、（ｂ）は、Ｂ−Ｂ切断線による断面図が示されている。主端子Ｔ２がプラスとなる電圧を印加した場合、ｎ型半導体層４１下のｐ型半導体層３１のピンチ抵抗によって生じる電圧降下に起因してｐ型半導体層３１からｎ型半導体層３０へ電子が注入されてオン状態となる。つまり、ターンオンは、ピンチ抵抗が最も大きくなるｎ型半導体層４１の端部からはじまる。
【００３０】
このトライアック１００では、ｎ型半導体層４１が平面上で線対称の細長い領域となるように形成されている。このため、ターンオン時には、まずｎ型半導体層４１の両端付近の局所領域５１がオン状態となり、その後、時間の経過とともに、オン領域がこれらの各局所領域５１からｎ型半導体層４１の全領域へと広がっていく。つまり、ターンオンの初期段階においてオン状態となる局所領域５１が２カ所存在するため、局所領域への電流集中を緩和することができる。また、これらの各局所領域５１からオン領域が広がっていくため、オン領域を速やかに広げ、局所領域に電流が集中する時間を短縮することができる。この様にして、ターンオン時のトライアック１００内における局所的な電流集中を早期に分散させることによって、サージ電圧の印加時に素子が破壊されにくくなり、雷サージ耐量を向上させることができる。
【００３１】
図４は、主端子Ｔ１がプラス（正電位）、主端子Ｔ２がマイナス（負電位）となるサージ電圧を印加したときの様子を示した図であり、図中の（ａ）は、トライアック１００の平面図、（ｂ）は、Ｃ−Ｃ切断線による断面図が示されている。主端子Ｔ１がプラスとなる電圧を印加した場合、ｎ型半導体層４２上のｐ型半導体層３２のピンチ抵抗に起因してｐ型半導体層３２からｎ型半導体層３０へ電子が注入されてオン状態となる。つまり、ターンオンは、ピンチ抵抗が最も大きくなるｎ型半導体層４２の端部からはじまる。
【００３２】
このトライアック１００では、ｎ型半導体層４２が略正方形の領域として形成されている。このため、ターンオン時に、まずｎ型半導体層４２の４つの頂点付近に位置する各局所領域５２がオン状態になり、時間の経過とともに、オン状態がこれらの各局所領域５２から広がっていく。つまり、ターンオンの初期段階においてオン状態となる局所領域５２が４カ所存在するため、局所領域への電流集中を緩和することができる。また、これらの各局所領域５２からオン領域が広がっていくため、オン領域を速やかに広げ、局所領域に電流が集中する時間を短縮することができる。この様にして、ターンオン時のトライアック１００内における電流集中を早期に分散させることによって、サージ電圧印加時に素子が破壊されにくくなり、雷サージ耐量を向上させることができる。
【００３３】
従来のトライアック１０２では、ターンオン時にオン状態となる局所領域が１つのみであった。これに対し、本発明によるトライアック１００では、ｎ型半導体層４１及び４２の平面領域の形状を工夫することにより、ターンオンの初期段階において、異なる２以上の局所領域をオン状態にさせている。このため、ターンオンの初期段階における電流集中を緩和するとともに、オン状態の領域を迅速に広げて、上記局所領域に電流集中が発生する時間を短縮することができる。従って、従来のトライアック１０２に比べて、雷サージ電圧を高くすることができる。
【００３４】
図５は、本実施の形態によるトライアックの製造方法の一例を説明するための説明図であり、製造時におけるＡ−Ａ断面が示されている。半導体基板１０としてｎ型シリコンウエハが用いられ、その両面からボロン（Ｂ）などの不純物を選択的に深く拡散し、一方の主面から他方の主面に至る分離用のｐ型半導体層３３が形成される。次に、このｐ型半導体層３３によって分離された領域全面に対し、両面からガリウム（Ｇａ）、ボロン（Ｂ）などのｐ型不純物を拡散し、ｎ型半導体層３０を挟むようにｐ型半導体層３１，３２が形成される。
【００３５】
次に、ｐ型半導体層３１，３２の表面からリン（Ｐ）などのｎ型不純物を選択的に拡散し、ｎ型半導体層４１〜４３を形成する。その後に、半導体層３０，３１の接合Ｊ１に達するメサ溝１１を半導体基板１０の上面に形成し、このメサ溝１１内にガラスなどの絶縁性材料１２を埋設し、ｐ型半導体層３１をメサ溝１１によって分離する。また、主端子Ｔ１，Ｔ２及びゲート端子Ｔｇは、半導体基板１０の表面上に金属膜を蒸着することによって形成される。主端子Ｔ１は、ｐ型半導体層３１及びｎ型半導体層４１に跨って形成され、主端子Ｔ２は、ｐ型半導体層３２及びｎ型半導体層４２に跨って形成され、ゲート端子Ｔｇは、ｐ型半導体層３１及びｎ型半導体層４３に跨って形成されている。最後に、ｐ型半導体層３３内の切断線Ｌ−Ｌによって半導体基板１０をダイシングすることにより、図１及び図２に示したトライアック１００が得られる。
【００３６】
図６は、本発明によるトライアック１００の雷サージ電圧を従来のトライアック１０２と比較して示した図である。図中の７１は、本実施の形態によるトライアック１００の雷サージ電圧、７２は、従来のトライアック１０２の雷サージ電圧である。なお、トライアック１００及び１０２は、平面レイアウトのみを異ならせたものである。
【００３７】
一般に、トライアックのサージ耐量は、雷サージ電圧として示される。雷サージ電圧は、ゲート端子Ｔｇを開放した状態で、１μ秒で単調増加し、その後の５０μ秒で単調減少するサージ電圧をトライアックの主端子Ｔ１，Ｔ２間に印加した場合に、素子が破壊されない最大電圧として測定される。なお、Ｉモードは、主端子Ｔ２をプラスとする電圧を印加するモードであり、IIIモードは、主端子Ｔ１をプラスとする電圧を印加するモードである。
【００３８】
従来のトライアック１０２の雷サージ電圧は、Ｉモードで３ｋＶ、IIIモードで２ｋＶであるのに対し、本実施の形態によるトライアック１００の雷サージ電圧は、Ｉモードで５ｋＶ、IIIモードで４ｋＶである。従って、平面レイアウトを異ならせるだけで、雷サージ電圧が約２倍になり、耐サージ特性が大幅に向上していることがわかる。
【００３９】
本実施の形態によれば、ｎ型半導体層４１の平面領域を対称形にすることによって、主端子Ｔ２がプラスとなるサージ電圧が印加された際、ターンオンの初期段階において異なる２以上の局所領域をターンオンさせている。従って、オン領域を速やかに広げ、電流集中による素子の破壊を抑制することができる。その結果、主端子Ｔ２がプラスとなるサージ電圧に対する耐量を増大させることができる。
【００４０】
同様にして、ｎ型半導体層４２の平面領域を対称形にすることによって、主端子Ｔ１がプラスとなるサージ電圧が印加された際、ターンオンの初期段階において異なる２以上の局所領域をターンオンさせることができる。従って、主端子Ｔ１がプラスとなるサージ電圧に対する耐量を増大させることができる。
【００４１】
また、ｎ型半導体層４１，４２の一方が他方を概ね取り囲むように配置することによって、ｎ型半導体層４１，４２の領域として、必要な面積を確保しつつ、いずれもが対称形となるように形成している。このため、主端子Ｔ１，Ｔ２のいずれをプラスとする場合であっても、サージ電圧に対する耐量を増大させることができる。
【００４２】
特に、ｎ型半導体層４１を非環状形状とし、ｎ型半導体層４２をｎ型半導体層４１及び４３によって取り囲むように配置することにより、ｎ型半導体層４１及び４２をそれぞれ線対称の形状として形成することができる。従って、通常動作における性能を顕著に劣化させることなく、サージ電圧に対する耐量を増大させることができる。
【００４３】
なお、ここでは、ｎ型半導体層４１，４２の形成領域が、それぞれ線対称の形状である場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、ｎ型半導体層４１，４２の形成領域が、点対称の形状であってもよい。さらに、対称形状でなくても、ターンオンの初期段階において、異なる２以上の局所領域においてオン状態が発生するように形成されていれば同様の効果が得られることは言うまでもない。
【００４４】
実施の形態２．
図７は、本発明の実施の形態２によるトライアック１０１の一構成例を示した平面図であり、図中の（ａ）は、トライアック１０１の平面図、（ｂ）は、Ｄ−Ｄ切断線による断面図が示されている。このトライアック１０１を図１及び図２のトライアック１００（実施の形態１）と比較すれば、ｎ型半導体層４１，４２に多数の小孔６１，６２がそれぞれ形成されている点で異なっている。
【００４５】
小孔６１は、ｎ型半導体層４１内に形成されたｐ型半導体層３１の小領域（ショートエミッタ）である。この小孔６１は、ｎ型半導体層４１の形成時にｎ型不純物が拡散されないｎ型半導体層４１内の小領域であり、半導体基板１０の上面からｎ型半導体層４１を貫通するように形成されている。このような小孔６１をｎ型半導体層４１に形成することによって、ｐ型半導体層３１のピンチ抵抗が、小孔６１で区切られた小さな抵抗の集合となり、小孔６１が形成されていない場合に比べて、ピンチ抵抗を低減させることができる。
【００４６】
半導体層３０，３１の接合面（ｐｎ接合Ｊ１）の逆バイアス時に形成される空乏層の容量をＣ、トライアック１００に印加される急峻な電圧変化をｄｖ／ｄｔとすれば、電流Ｉ＝Ｃ（ｄｖ／ｄｔ）がピンチ抵抗に流れる。従って、ピンチ抵抗をＲとすれば、電流Ｉが流れたときの電圧降下はＲＣ（ｄｖ／ｄｔ）となる。この電圧降下がｐｎ接合Ｊ１の拡散電位（シリコンであれば０．７Ｖ）を越えると、当該電圧変化によってターンオンし、トライアック１００が誤動作することが知られている。この様な誤動作は、ｎ型半導体層４１内に小孔６１を設けてピンチ抵抗Ｒを低減することによって抑制することができる。
【００４７】
全く同様にして、小孔６２は、ｎ型半導体層４２内に形成されたｐ型半導体層３２の小領域（ショートエミッタ）である。この小孔６２は、ｎ型半導体層４２の形成時にｎ型不純物が拡散されないｎ型半導体層４２内の小領域であり、半導体基板１０の下面からｎ型半導体層４２を貫通するように形成されている。このような小孔６２をｎ型半導体層４２に形成することによって、ｐ型半導体層３２のピンチ抵抗が、小孔６２で区切られた小さな抵抗の集合となり、小孔６２が形成されていない場合に比べて、ピンチ抵抗を低減させることができる。
【００４８】
なお、本実施の形態では、半導体基板１０、メサ溝１１、メサ領域１３、ｎ型半導体層４２が、正方形の場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、これらの形状を三角形、長方形、その他の多角形や、楕円形、円形にすることもできる。また、メサ領域１３を矩形とし、ｎ型半導体層４２を円形領域にしてもよい。
【００４９】
また、本実施の形態では、ｎ型半導体層４１がｎ型半導体層４２を取り囲むように配置する場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、ｎ型半導体層４２がｎ型半導体層４１を取り囲むように配置することもできる。
【００５０】
また、本実施の形態では、ｎ型半導体層４１，４２がそれぞれ１つの連続する領域として形成されている場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、ｎ型半導体層４１が２以上の領域に分割されている場合であっても、ターンオンの初期段階において異なる２以上の局所領域をターンオンさせることができるように形成されていればよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１によるトライアック１００の一構成例を示した平面図である。
【図２】Ａ−Ａ切断線によって、図１のトライアック１００を切断した場合の断面図である。
【図３】主端子Ｔ２がプラスとなるサージ電圧を印加したときの様子を示した図である。
【図４】主端子Ｔ１がプラスとなるサージ電圧を印加したときの様子を示した図である。
【図５】本実施の形態によるトライアックの製造方法の一例を説明するための説明図であり、製造時におけるＡ−Ａ断面が示されている。
【図６】本発明によるトライアック１００の雷サージ電圧を従来のトライアック１０２と比較して示した図である。
【図７】本発明の実施の形態２によるトライアック１０１の一構成例を示した平面図である。
【図８】従来のトライアック１０２の一構成例を示した平面図である。
【図９】主端子Ｔ２がプラスとなるサージ電圧を印加したときのＥ−Ｅ切断面を示した図である。
【図１０】主端子Ｔ２がプラスとなるサージ電圧を印加したときのＦ−Ｆ切断面を示した図である。
【図１１】主端子Ｔ１がプラスとなるサージ電圧を印加したときのＥ−Ｅ切断面を示した図である。
【符号の説明】
【００５２】
１０ ｎ型半導体基板
１１ メサ溝
１３ メサ領域
３０，３１ ｐ型半導体層
４１〜４３ ｎ型半導体層
５１，５２ 局所領域
６１，６２ 小孔
１００〜１０２ トライアック
ｄ 所定間隔
Ｊ１〜Ｊ５ ｐｎ接合
Ｔ１，Ｔ２ 主端子
Ｔｇ ゲート端子
【技術分野】
【０００１】
本発明は、トライアックに係り、更に詳しくは、トライアックの耐圧特性、特に、雷サージ特性を向上させるための改良に関する。
【背景技術】
【０００２】
トライアックは、１つのゲート端子及び一対の主端子を有し、ゲート端子を用いて主端子間のターンオン制御を行うことができる交流制御素子である。共通のゲート端子を用いて、主端子間の双方向についてそれぞれターンオン制御を行うことができるため、トライアックは双方向サイリスタとも呼ばれ、交流電源の制御回路、例えば、モータやヒータなどの電力制御回路に広く用いられている（例えば、特許文献１，２）。
【０００３】
図８は、従来のトライアック１０２の一構成例を示した平面図である。図９及び図１１はＥ−Ｅ切断線、図１０はＦ−Ｆ切断線によって、図８のトライアック１０２をそれぞれ切断した場合の断面図である。
【０００４】
落雷時のようにトライアック１０２の主端子Ｔ１及びＴ２間に１ｋＶを越えるような高い電圧が印加された場合、トライアック１０２内にリーク電流が流れ、このリーク電流によってトライアック１０２がターンオンする。図示したメサ型構造のトライアック１０２の場合、オフ状態で高電圧を印加すれば、メサ溝１１の近傍に電界集中が発生し、メサ溝１１の壁面付近から低電位の主端子Ｔ１又はＴ２へリーク電流が流れる。このリーク電流がｐ型半導体層３１又は３２内を横方向に流れることによって当該ｐ型半導体層３１，３２内に電圧降下が発生し、トライアック１０２をターンオンさせる。
【０００５】
図９及び図１０は、ゲート端子Ｔｇを開放し、主端子Ｔ１，Ｔ２間に、主端子Ｔ２をプラス（正電位）とする１ｋＶを越える高電圧を印加した時の様子を示した図であり、そのときのリーク電流の経路が示されている。リーク電流は、メサ溝１１付近からｐ型半導体層３１を横断して主端子Ｔ１へ流れる。このとき、ｐ型半導体層３１の抵抗によって電圧降下が生じ、この電位差がトリガーとなってトライアック１０２をターンオンさせる。つまり、Ｉモードにおけるターンオンと同様の原理によりトライアック１０２がターンオンする。
【０００６】
図９（Ｅ−Ｅ切断面）では、ｎ型半導体層４１直下の薄いｐ型半導体層３１において抵抗値が高くなっている。このピンチ抵抗にリーク電流が流れると、その電圧降下によって半導体層３１，４１間のｐｎ接合Ｊ３が順バイアスされ、ｎ型半導体層４１からｐ型半導体層３１を通ってｎ型半導体層３０へ電子が注入される。その結果、ｎ型半導体層３０の電位がｐ型半導体層３２よりも低くなり、半導体層３０，３２間のｐｎ接合Ｊ２も順バイアスとなり、ｐ型半導体層３２の正孔がｎ型半導体層３０に流れ込んで、トライアック１０２がターンオンする。従って、この図では、ｎ型半導体層４１の右端付近が最初にオン状態となり、その後、オン状態は左に向って広がっていき、最終的にはｎ型半導体層４１の全体がオン状態に至る。
【０００７】
同様にして、図１０（Ｆ−Ｆ切断図）では、ｐ型半導体層３１内において電圧降下を生じさせるリーク電流は、ｎ型半導体層４１下のｐ型半導体層３１を経て、左側のメサ溝１１付近から主端子Ｔ１へ流れる。ただし、図１０の電流経路は、図９の電流経路に比べて、ｎ型半導体層４１の幅が短いことから、ピンチ抵抗が小さく、ｐ型半導体層３１内で生じる電圧降下も小さい。従って、図１０のｎ型半導体層４１の左端よりも、図９のｎ型半導体層４１の右端の方が先にオン状態となることがわかる。
【０００８】
図１１（Ｅ−Ｅ切断図）は、ゲート端子Ｔｇを開放し、主端子Ｔ１，Ｔ２間に、主端子Ｔ１をプラス（正電位）とする１ｋＶを越える高電圧を印加した時の様子を示した図であり、そのときのリーク電流の経路が示されている。リーク電流は、メサ溝１１付近からｐ型半導体層３２を横断して主端子Ｔ２へ流れる。このとき、ｐ型半導体層３２の抵抗によって電圧降下が生じ、この電位差がトリガーとなってトライアック１０２をターンオンさせる。
【０００９】
ｎ型半導体層４２上の薄いｐ型半導体層３２は抵抗値が高くなっている。このピンチ抵抗にリーク電流が流れると、その電圧降下によって、半導体層３２，４２間のｐｎ接合Ｊ４が順バイアスされ、ｎ型半導体層４２からｐ型半導体層３２を通ってｎ型半導体層３０へ電子が注入される。その結果、ｎ型半導体層３０の電位がｐ型半導体層３１よりも低くなり、半導体層３０，３１間のｐｎ接合Ｊ１も順バイアスとなり、ｐ型半導体層３１の正孔がｎ型半導体層３０に流れ込んで、トライアック１０２がターンオンする。従って、この図では、主端子Ｔ１及びｎ型半導体層４２の重複領域の右端付近が最初にターンオンし、その後、オン状態は左に向って広がっていき、最後に上記重複領域の全体がオン状態となる。
【００１０】
図８〜図１１を用いて説明した通り、主端子Ｔ１及びＴ２間にサージ電圧が印加された場合、ｐ型半導体層３１又はｐ型半導体層３２内において、リーク電流によって大きな電圧降下が生じる位置において最初にターンオンが発生し、その後にオン状態が広がっていくと考えられる。つまり、サージ電圧が印加されたトライアック１０２内では、いずれか１点が最初にオン状態となり、その後にオン状態が広がっていく。
【００１１】
従って、最初にオン状態となる局所領域には、サージ電圧を印加した直後に大電流が流れることになる。トライアック１０２の雷サージ電圧は、この局所領域の特性によって決定され、雷サージ電圧を大幅に向上させることは容易ではないという問題があった。
【００１２】
半導体整流素子のサージ耐量を向上させる種々の方法が従来から提案されている（例えば、特許文献３、４）。特許文献３には、２端子の双方向サイリスタに関して、表面無効電流を消失させることによって、ターンオン動作の不確定さから来るサージ耐量の現象を抑制する方法が開示されている。また、特許文献４には、サイリスタとダイオードとが逆並列に接続された半導体サージ防止素子において、サイリスタ及びダイオードの一方を中央に、他方をその外周部に配置し、一方の熱を他方に吸収させることによって、サージ耐量を向上させる方法が記載されている。しかしながら、このような従来の方法では、雷サージ特性を大幅に向上させることは容易ではないという問題があった。
【特許文献１】特開２００５−２６２６２号公報
【特許文献２】特開平１０−２５６５３０号公報
【特許文献３】特開平５−２７５６８７号公報
【特許文献４】特開平１０−９８２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記の事情に鑑みてなされたものであり、トライアックの雷サージ特性を向上させ、信頼性の高いトライアックを提供することを目的とする。
【課題を解決するための手段】
【００１４】
第１の本発明によるトライアックは、第１導電型の半導体基板の両主面から不純物を拡散して形成された第２導電型からなる第１半導体層及び第２半導体層と、第１半導体層の表面から不純物を選択的に拡散し、互いに重複しないように形成された第１導電型の第３半導体層及び第４半導体層と、第２半導体層の表面から不純物を選択的に拡散し、第３半導体層と重複しない平面領域に形成された第１導電型の第５半導体層と、第１及び第３半導体層上に形成された第１主端子と、第１及び第４半導体層上に形成されたゲート端子と、第２及び第５半導体層上に形成された第２主端子とを備え、第３及び第５半導体層が、対称形となる平面領域にそれぞれ形成されている。
【００１５】
この様な構成により、サージ電圧の印加時におけるターンオンの初期段階において、トライアック内の異なる２以上の局所領域をオン状態とすることができる。従って、ターンオン時における電流集中を緩和することができる。しかも、主端子間に印加するサージ電圧の向きにかかわらず、ターンオン時における電流集中を緩和することができる。
【００１６】
第２の本発明によるトライアックは、第５半導体層が、第３及び第４半導体層によって取り囲まれるように形成されている。このような構成により、チップ面積を顕著に増大させることなく、第３及び第４半導体層の領域として必要な面積を確保しつつ、いずれもが対称形となるように形成することができる。
【００１７】
第３の本発明によるトライアックは、第５半導体層が、略正方形の領域として形成され、第４半導体層が、第５半導体層の対角線上に形成され、第３半導体層が、上記対角線について対称となる形状からなる。
【発明の効果】
【００１８】
本発明によれば、第３及び第５半導体層を対称形となる平面領域にそれぞれ形成することによって、ターンオンの初期段階において、トライアック内の異なる２以上の局所領域をオン状態にする。このため、ターンオン時における電流集中を緩和することができる。従って、トライアックの雷サージ特性を大幅に向上させ、信頼性の高いトライアックを実現することができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
図１は、本発明の実施の形態１によるトライアック１００の一構成例を示した平面図である。図２は、Ａ−Ａ切断線によって、図１のトライアック１００を切断した場合の断面図である。このトライアック１００を従来のトライアック１０２と比較すれば、その平面レイアウトが異なっている。特に、ｎ型半導体層４１及び４２の平面形状がそれぞれ線対称である点で異なっている。
【００２０】
まず、トライアック１００の断面構造について説明する。トライアック１００は、ｎ型半導体基板１０の両面にｐ型半導体層３１及び３２がそれぞれ形成され、ｎ型半導体層３０をｐ型半導体層３１，３２で挟んだｐｎｐ構造を有している。また、ｐ型半導体層３１及び３２内には、更にｎ型半導体層４１〜４３が形成されている。ｎ型半導体層４１及び４３は、互いに分離された領域としてｐ型半導体層３１内に形成され、ｎ型半導体層４２は、平面上でｎ型半導体層４１及び４３と重複しない領域としてｐ型半導体層３２内に形成されている。
【００２１】
また、トライアック１００は、一対の主端子Ｔ１，Ｔ２及びゲート端子Ｔｇを備えている。主端子Ｔ１及びゲート端子Ｔｇは、いずれも半導体基板１０の上面に形成されており、主端子Ｔ１はｎ型半導体層４１及びｐ型半導体層３１と導通し、ゲート端子Ｔｇはｎ型半導体層４３及びｐ型半導体層３１と導通している。主端子Ｔ２は、半導体基板１０の下面に形成され、ｎ型半導体層４２及びｐ型半導体層３２と導通している。メサ溝１１は、半導体基板１０の上面に形成された環状の溝部であり、ｐ型半導体層３１はメサ溝１１によって分離されている。
【００２２】
次に、トライアック１００の平面レイアウトについて説明する。このトライアック１００は、略正方形の半導体基板１０に形成されており、当該半導体基板１０の外縁付近にメサ溝１１が形成されている。このメサ溝１１は、略正方形の環状形状からなり、その内側に略正方形のメサ領域１３を形成している。このメサ領域１３内には、ｎ型半導体層４１〜４３、主端子Ｔ１及びゲート端子Ｔｇなどが配置されている。
【００２３】
ｎ型半導体層４２は、メサ領域１３の略中央に配置され、ｎ型半導体層４１及び４３は、ｎ型半導体層４２の外側を取り囲むように配置されている。ｎ型半導体層４３及びゲート端子Ｔｇは、ｎ型半導体層４２の対角線上、つまり、メサ領域１３の角部に配置されており、ｎ型半導体層４１は、上記角部付近を除いて、ｎ型半導体層４２の外縁に沿って、ｎ型半導体層４２を概ね取り囲む領域として形成されている。
【００２４】
ゲート端子Ｔｇ及びｎ型半導体層４３は、ともにメサ領域１３の対角線、つまり、ｎ型半導体層４２に関し対称となる領域として形成されている。ゲート端子Ｔｇは、略正方形の形状を有し、メサ領域１３中央側の領域がｎ型半導体層４３の領域内に配置されている。その一方で、ゲート端子Ｔｇのメサ領域１３周辺側にはｎ型半導体層４３と重複しない領域が残されている。
【００２５】
ｎ型半導体層４３は、そのメサ領域１３中央側がゲート端子Ｔｇからはみ出し、その端辺がゲート端子Ｔｇと重複しないように配置されている。その一方で、ｎ型半導体層４３のメサ領域１３周辺側には切り欠き部が形成され、少なくともｎ型半導体層４３と重複しないゲート端子Ｔｇの領域が残されている。この例では、ｎ型半導体層４３は、ゲート端子Ｔｇの隣接する二辺に沿って形成された「く」の字型の形状を有し、その一部がゲート端子Ｔｇからメサ領域１３中央側へはみ出すように配置されている。つまり、ｎ型半導体層４３は、ｎ型半導体層４２側へ凸となるように９０度で屈曲し、その外角側が、メサ領域１３の中央側へゲート端子Ｔｇからはみ出すように配置されている。
【００２６】
主端子Ｔ１は、ｎ型半導体層４１及び４２と重複するように半導体基板１０の上面に形成されている。また、上記角部のゲート端子Ｔｇ及びｎ型半導体層４３と重複しないように「く」の字型の領域として形成されている。主端子Ｔ２は、半導体基板１０の下面全面、すなわち、メサ領域１３の内外にわたって配置されている。
【００２７】
また、ｎ型半導体層４１及び４２は、所定間隔ｄを隔てて配置され、トライアック１００の｜ｄｖ／ｄｔ｜ｃ耐量を確保している。例えば、誘導負荷で使用している場合、電流の位相が電圧よりも遅れ、ターンオフした瞬間に急激な逆電圧が印加される。このとき、ｎ型半導体層３０内の空乏層にはキャリアが残存しており、この残存キャリアによって、ホールが移動すればターンオフできなくなるという誤動作が発生する。そこで、所定間隔ｄを隔ててｎ型半導体層４１及び４２を配置すれば、キャリアの再結合を促して素子を速やかにターンオフさせることができ、このような誤動作を防止することができる。
【００２８】
図３及び図４は、トライアック１００にサージ電圧が印加された場合の動作を示した説明図である。このトライアック１００は、ｎ型半導体層４１及び４２の平面レイアウトを工夫することによって、ターンオンの初期段階において、トライアック１００内の異なる２以上の局所領域をオン状態とし、ターンオン時における電流集中を緩和している。しかも、主端子Ｔ１，Ｔ２間に印加するサージ電圧の向きにかかわらず、ターンオンの初期段階において２以上の局所領域がオン状態となるように構成されている。
【００２９】
図３は、主端子Ｔ２がプラス（正電位）、主端子Ｔ１がマイナス（負電位）となるサージ電圧を印加したときの様子を示した図であり、図中の（ａ）は、トライアック１００の平面図、（ｂ）は、Ｂ−Ｂ切断線による断面図が示されている。主端子Ｔ２がプラスとなる電圧を印加した場合、ｎ型半導体層４１下のｐ型半導体層３１のピンチ抵抗によって生じる電圧降下に起因してｐ型半導体層３１からｎ型半導体層３０へ電子が注入されてオン状態となる。つまり、ターンオンは、ピンチ抵抗が最も大きくなるｎ型半導体層４１の端部からはじまる。
【００３０】
このトライアック１００では、ｎ型半導体層４１が平面上で線対称の細長い領域となるように形成されている。このため、ターンオン時には、まずｎ型半導体層４１の両端付近の局所領域５１がオン状態となり、その後、時間の経過とともに、オン領域がこれらの各局所領域５１からｎ型半導体層４１の全領域へと広がっていく。つまり、ターンオンの初期段階においてオン状態となる局所領域５１が２カ所存在するため、局所領域への電流集中を緩和することができる。また、これらの各局所領域５１からオン領域が広がっていくため、オン領域を速やかに広げ、局所領域に電流が集中する時間を短縮することができる。この様にして、ターンオン時のトライアック１００内における局所的な電流集中を早期に分散させることによって、サージ電圧の印加時に素子が破壊されにくくなり、雷サージ耐量を向上させることができる。
【００３１】
図４は、主端子Ｔ１がプラス（正電位）、主端子Ｔ２がマイナス（負電位）となるサージ電圧を印加したときの様子を示した図であり、図中の（ａ）は、トライアック１００の平面図、（ｂ）は、Ｃ−Ｃ切断線による断面図が示されている。主端子Ｔ１がプラスとなる電圧を印加した場合、ｎ型半導体層４２上のｐ型半導体層３２のピンチ抵抗に起因してｐ型半導体層３２からｎ型半導体層３０へ電子が注入されてオン状態となる。つまり、ターンオンは、ピンチ抵抗が最も大きくなるｎ型半導体層４２の端部からはじまる。
【００３２】
このトライアック１００では、ｎ型半導体層４２が略正方形の領域として形成されている。このため、ターンオン時に、まずｎ型半導体層４２の４つの頂点付近に位置する各局所領域５２がオン状態になり、時間の経過とともに、オン状態がこれらの各局所領域５２から広がっていく。つまり、ターンオンの初期段階においてオン状態となる局所領域５２が４カ所存在するため、局所領域への電流集中を緩和することができる。また、これらの各局所領域５２からオン領域が広がっていくため、オン領域を速やかに広げ、局所領域に電流が集中する時間を短縮することができる。この様にして、ターンオン時のトライアック１００内における電流集中を早期に分散させることによって、サージ電圧印加時に素子が破壊されにくくなり、雷サージ耐量を向上させることができる。
【００３３】
従来のトライアック１０２では、ターンオン時にオン状態となる局所領域が１つのみであった。これに対し、本発明によるトライアック１００では、ｎ型半導体層４１及び４２の平面領域の形状を工夫することにより、ターンオンの初期段階において、異なる２以上の局所領域をオン状態にさせている。このため、ターンオンの初期段階における電流集中を緩和するとともに、オン状態の領域を迅速に広げて、上記局所領域に電流集中が発生する時間を短縮することができる。従って、従来のトライアック１０２に比べて、雷サージ電圧を高くすることができる。
【００３４】
図５は、本実施の形態によるトライアックの製造方法の一例を説明するための説明図であり、製造時におけるＡ−Ａ断面が示されている。半導体基板１０としてｎ型シリコンウエハが用いられ、その両面からボロン（Ｂ）などの不純物を選択的に深く拡散し、一方の主面から他方の主面に至る分離用のｐ型半導体層３３が形成される。次に、このｐ型半導体層３３によって分離された領域全面に対し、両面からガリウム（Ｇａ）、ボロン（Ｂ）などのｐ型不純物を拡散し、ｎ型半導体層３０を挟むようにｐ型半導体層３１，３２が形成される。
【００３５】
次に、ｐ型半導体層３１，３２の表面からリン（Ｐ）などのｎ型不純物を選択的に拡散し、ｎ型半導体層４１〜４３を形成する。その後に、半導体層３０，３１の接合Ｊ１に達するメサ溝１１を半導体基板１０の上面に形成し、このメサ溝１１内にガラスなどの絶縁性材料１２を埋設し、ｐ型半導体層３１をメサ溝１１によって分離する。また、主端子Ｔ１，Ｔ２及びゲート端子Ｔｇは、半導体基板１０の表面上に金属膜を蒸着することによって形成される。主端子Ｔ１は、ｐ型半導体層３１及びｎ型半導体層４１に跨って形成され、主端子Ｔ２は、ｐ型半導体層３２及びｎ型半導体層４２に跨って形成され、ゲート端子Ｔｇは、ｐ型半導体層３１及びｎ型半導体層４３に跨って形成されている。最後に、ｐ型半導体層３３内の切断線Ｌ−Ｌによって半導体基板１０をダイシングすることにより、図１及び図２に示したトライアック１００が得られる。
【００３６】
図６は、本発明によるトライアック１００の雷サージ電圧を従来のトライアック１０２と比較して示した図である。図中の７１は、本実施の形態によるトライアック１００の雷サージ電圧、７２は、従来のトライアック１０２の雷サージ電圧である。なお、トライアック１００及び１０２は、平面レイアウトのみを異ならせたものである。
【００３７】
一般に、トライアックのサージ耐量は、雷サージ電圧として示される。雷サージ電圧は、ゲート端子Ｔｇを開放した状態で、１μ秒で単調増加し、その後の５０μ秒で単調減少するサージ電圧をトライアックの主端子Ｔ１，Ｔ２間に印加した場合に、素子が破壊されない最大電圧として測定される。なお、Ｉモードは、主端子Ｔ２をプラスとする電圧を印加するモードであり、IIIモードは、主端子Ｔ１をプラスとする電圧を印加するモードである。
【００３８】
従来のトライアック１０２の雷サージ電圧は、Ｉモードで３ｋＶ、IIIモードで２ｋＶであるのに対し、本実施の形態によるトライアック１００の雷サージ電圧は、Ｉモードで５ｋＶ、IIIモードで４ｋＶである。従って、平面レイアウトを異ならせるだけで、雷サージ電圧が約２倍になり、耐サージ特性が大幅に向上していることがわかる。
【００３９】
本実施の形態によれば、ｎ型半導体層４１の平面領域を対称形にすることによって、主端子Ｔ２がプラスとなるサージ電圧が印加された際、ターンオンの初期段階において異なる２以上の局所領域をターンオンさせている。従って、オン領域を速やかに広げ、電流集中による素子の破壊を抑制することができる。その結果、主端子Ｔ２がプラスとなるサージ電圧に対する耐量を増大させることができる。
【００４０】
同様にして、ｎ型半導体層４２の平面領域を対称形にすることによって、主端子Ｔ１がプラスとなるサージ電圧が印加された際、ターンオンの初期段階において異なる２以上の局所領域をターンオンさせることができる。従って、主端子Ｔ１がプラスとなるサージ電圧に対する耐量を増大させることができる。
【００４１】
また、ｎ型半導体層４１，４２の一方が他方を概ね取り囲むように配置することによって、ｎ型半導体層４１，４２の領域として、必要な面積を確保しつつ、いずれもが対称形となるように形成している。このため、主端子Ｔ１，Ｔ２のいずれをプラスとする場合であっても、サージ電圧に対する耐量を増大させることができる。
【００４２】
特に、ｎ型半導体層４１を非環状形状とし、ｎ型半導体層４２をｎ型半導体層４１及び４３によって取り囲むように配置することにより、ｎ型半導体層４１及び４２をそれぞれ線対称の形状として形成することができる。従って、通常動作における性能を顕著に劣化させることなく、サージ電圧に対する耐量を増大させることができる。
【００４３】
なお、ここでは、ｎ型半導体層４１，４２の形成領域が、それぞれ線対称の形状である場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、ｎ型半導体層４１，４２の形成領域が、点対称の形状であってもよい。さらに、対称形状でなくても、ターンオンの初期段階において、異なる２以上の局所領域においてオン状態が発生するように形成されていれば同様の効果が得られることは言うまでもない。
【００４４】
実施の形態２．
図７は、本発明の実施の形態２によるトライアック１０１の一構成例を示した平面図であり、図中の（ａ）は、トライアック１０１の平面図、（ｂ）は、Ｄ−Ｄ切断線による断面図が示されている。このトライアック１０１を図１及び図２のトライアック１００（実施の形態１）と比較すれば、ｎ型半導体層４１，４２に多数の小孔６１，６２がそれぞれ形成されている点で異なっている。
【００４５】
小孔６１は、ｎ型半導体層４１内に形成されたｐ型半導体層３１の小領域（ショートエミッタ）である。この小孔６１は、ｎ型半導体層４１の形成時にｎ型不純物が拡散されないｎ型半導体層４１内の小領域であり、半導体基板１０の上面からｎ型半導体層４１を貫通するように形成されている。このような小孔６１をｎ型半導体層４１に形成することによって、ｐ型半導体層３１のピンチ抵抗が、小孔６１で区切られた小さな抵抗の集合となり、小孔６１が形成されていない場合に比べて、ピンチ抵抗を低減させることができる。
【００４６】
半導体層３０，３１の接合面（ｐｎ接合Ｊ１）の逆バイアス時に形成される空乏層の容量をＣ、トライアック１００に印加される急峻な電圧変化をｄｖ／ｄｔとすれば、電流Ｉ＝Ｃ（ｄｖ／ｄｔ）がピンチ抵抗に流れる。従って、ピンチ抵抗をＲとすれば、電流Ｉが流れたときの電圧降下はＲＣ（ｄｖ／ｄｔ）となる。この電圧降下がｐｎ接合Ｊ１の拡散電位（シリコンであれば０．７Ｖ）を越えると、当該電圧変化によってターンオンし、トライアック１００が誤動作することが知られている。この様な誤動作は、ｎ型半導体層４１内に小孔６１を設けてピンチ抵抗Ｒを低減することによって抑制することができる。
【００４７】
全く同様にして、小孔６２は、ｎ型半導体層４２内に形成されたｐ型半導体層３２の小領域（ショートエミッタ）である。この小孔６２は、ｎ型半導体層４２の形成時にｎ型不純物が拡散されないｎ型半導体層４２内の小領域であり、半導体基板１０の下面からｎ型半導体層４２を貫通するように形成されている。このような小孔６２をｎ型半導体層４２に形成することによって、ｐ型半導体層３２のピンチ抵抗が、小孔６２で区切られた小さな抵抗の集合となり、小孔６２が形成されていない場合に比べて、ピンチ抵抗を低減させることができる。
【００４８】
なお、本実施の形態では、半導体基板１０、メサ溝１１、メサ領域１３、ｎ型半導体層４２が、正方形の場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、これらの形状を三角形、長方形、その他の多角形や、楕円形、円形にすることもできる。また、メサ領域１３を矩形とし、ｎ型半導体層４２を円形領域にしてもよい。
【００４９】
また、本実施の形態では、ｎ型半導体層４１がｎ型半導体層４２を取り囲むように配置する場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、ｎ型半導体層４２がｎ型半導体層４１を取り囲むように配置することもできる。
【００５０】
また、本実施の形態では、ｎ型半導体層４１，４２がそれぞれ１つの連続する領域として形成されている場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、ｎ型半導体層４１が２以上の領域に分割されている場合であっても、ターンオンの初期段階において異なる２以上の局所領域をターンオンさせることができるように形成されていればよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１によるトライアック１００の一構成例を示した平面図である。
【図２】Ａ−Ａ切断線によって、図１のトライアック１００を切断した場合の断面図である。
【図３】主端子Ｔ２がプラスとなるサージ電圧を印加したときの様子を示した図である。
【図４】主端子Ｔ１がプラスとなるサージ電圧を印加したときの様子を示した図である。
【図５】本実施の形態によるトライアックの製造方法の一例を説明するための説明図であり、製造時におけるＡ−Ａ断面が示されている。
【図６】本発明によるトライアック１００の雷サージ電圧を従来のトライアック１０２と比較して示した図である。
【図７】本発明の実施の形態２によるトライアック１０１の一構成例を示した平面図である。
【図８】従来のトライアック１０２の一構成例を示した平面図である。
【図９】主端子Ｔ２がプラスとなるサージ電圧を印加したときのＥ−Ｅ切断面を示した図である。
【図１０】主端子Ｔ２がプラスとなるサージ電圧を印加したときのＦ−Ｆ切断面を示した図である。
【図１１】主端子Ｔ１がプラスとなるサージ電圧を印加したときのＥ−Ｅ切断面を示した図である。
【符号の説明】
【００５２】
１０ ｎ型半導体基板
１１ メサ溝
１３ メサ領域
３０，３１ ｐ型半導体層
４１〜４３ ｎ型半導体層
５１，５２ 局所領域
６１，６２ 小孔
１００〜１０２ トライアック
ｄ 所定間隔
Ｊ１〜Ｊ５ ｐｎ接合
Ｔ１，Ｔ２ 主端子
Ｔｇ ゲート端子
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の両主面から不純物を拡散して形成された第２導電型からなる第１半導体層及び第２半導体層と、
第１半導体層の表面から不純物を選択的に拡散し、互いに重複しないように形成された第１導電型の第３半導体層及び第４半導体層と、
第２半導体層の表面から不純物を選択的に拡散し、第３半導体層と重複しない平面領域に形成された第１導電型の第５半導体層と、
第１及び第３半導体層上に形成された第１主端子と、
第１及び第４半導体層上に形成されたゲート端子と、
第２及び第５半導体層上に形成された第２主端子とを備え、
第３及び第５半導体層が、対称形となる平面領域にそれぞれ形成されていることを特徴とするトライアック。
【請求項２】
第５半導体層が、第３及び第４半導体層によって取り囲まれるように形成されていることを特徴とする請求項１に記載のトライアック。
【請求項３】
第５半導体層が、略正方形の領域として形成され、
第４半導体層が、第５半導体層の対角線上に形成され、
第３半導体層が、上記対角線について対称となる形状からなることを特徴とする請求項２に記載のトライアック。
【請求項１】
第１導電型の半導体基板の両主面から不純物を拡散して形成された第２導電型からなる第１半導体層及び第２半導体層と、
第１半導体層の表面から不純物を選択的に拡散し、互いに重複しないように形成された第１導電型の第３半導体層及び第４半導体層と、
第２半導体層の表面から不純物を選択的に拡散し、第３半導体層と重複しない平面領域に形成された第１導電型の第５半導体層と、
第１及び第３半導体層上に形成された第１主端子と、
第１及び第４半導体層上に形成されたゲート端子と、
第２及び第５半導体層上に形成された第２主端子とを備え、
第３及び第５半導体層が、対称形となる平面領域にそれぞれ形成されていることを特徴とするトライアック。
【請求項２】
第５半導体層が、第３及び第４半導体層によって取り囲まれるように形成されていることを特徴とする請求項１に記載のトライアック。
【請求項３】
第５半導体層が、略正方形の領域として形成され、
第４半導体層が、第５半導体層の対角線上に形成され、
第３半導体層が、上記対角線について対称となる形状からなることを特徴とする請求項２に記載のトライアック。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２０６１９３（Ｐ２００９−２０６１９３Ａ）
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願番号】特願２００８−４５０４１（Ｐ２００８−４５０４１）
【出願日】平成２０年２月２６日（２００８．２．２６）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
【Ｆターム（参考）】
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願日】平成２０年２月２６日（２００８．２．２６）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
【Ｆターム（参考）】
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