【課題】 レイアウトサイズを縮小可能で、静電気放電による過電流流入時に半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置を提供する。
【解決手段】 第１導電型の半導体基板１と、第２導電型のウェル２と、半導体基板表面に形成される第２導電型でウェルより高不純物濃度のカソード及びアノードの一方となる第１不純物領域６と、半導体基板表面に形成される第１導電型で半導体基板より高不純物濃度の第１コンタクト不純物領域７と、ウェル表面上においてウェル表面に接して形成される第１導電型でカソード及びアノードの他方となる第２不純物領域４と、ウェル表面に形成される第２導電型でウェルより高不純物濃度の第２コンタクト不純物領域５と、半導体基板とウェルの境界領域の半導体基板表面とウェル表面の両方に跨って形成される第２導電型でウェルより高不純物濃度の境界不純物領域８を備える。 （もっと読む）

【課題】新たな素子を追加することなく、基本的な構成のＳＣＲ素子のみで、高いＳＣＲトリガー電流をもつＳＣＲ素子を備えた静電気保護回路を提供する。
【解決手段】ＰＮＰバイポーラトランジスタ７のエミッタとベースがアノード端子５に、コレクタがＮＰＮバイポーラトランジスタ８のベースに接続されている。ＮＰＮバイポーラトランジス８タのエミッタがカソード端子６に、ベースが第１抵抗Ｒ１を介してカソード端子６に、コレクタが第２抵抗Ｒ２を介してＰＮＰバイポーラトランジスタ７のベースに接続されている。 （もっと読む）

【課題】高耐圧電子デバイスおよび耐環境電子デバイスを提供する。
【解決手段】本発明においては、ダイオードやトランジスタ等の電子デバイス中で電子が走行する領域に、高純度の酸化モリブデンであって、その禁制帯幅が３．４５ｅＶ以上であるような酸化モリブデンが用いられる。本発明によれば、高耐圧特性および高耐環境特性を有する電子デバイスが実現できる。 （もっと読む）

【課題】ＩＣに現れるオーバーシュートが低減可能なＥＳＤ保護デバイス、およびその設計方法の提供。
【解決手段】主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。このトリガーデバイス２０は、ＥＳＤ電流のための最初の電流経路中に配置される。この最初の電流経路中に、オフ状態からオン状態にトリガーされる少なくとも１つのトリガー要素を有する。この要素のトリガー速度が考慮され、その設計はそのトリガー速度が増加するように最適化される。更に、少なくとも１つのトリガー要素が、速いトリガー速度を得るために、所定のタイプ、好適にはゲート型ダイオードタイプから選択されＥＳＤ保護回路。 （もっと読む）

バイポーラ接合トランジスタが、第１の導電型を有するコレクタと、このコレクタ上の、第１の導電型を有するドリフト層と、このドリフト層上の、第１の導電型と反対の第２の導電型を有するベース層と、このベース層上の、低濃度でドープされ第１の導電型を有しベース層とｐ−ｎ接合部を形成するバッファ層と、このバッファ層上の第１の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第１の厚さは、メサ段差外側のバッファ層の第２の厚さよりも厚い。
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【課題】実効的なエピタキシャル成長面積を拡大して、エピタキシャル成長時に発生するファセットの影響を抑えることを可能とする。
【解決手段】第１ｐ型領域ｐ１と、第１ｎ型領域ｎ１と、第２ｐ型領域ｐ２と、第２ｎ型領域ｎ２とが順に接合された第１サイリスタＴ１と第２サイリスタＴ２とが素子分離領域１４で分離された状態に形成された半導体装置１であって、第１、第２サイリスタＴ１、Ｔ２の第１ｎ型領域ｎ１が素子分離領域１４を挟んで設けられ、各第１ｎ型領域ｎ１上に選択エピタキシャル成長により形成される第１、第２サイリスタＴ１、Ｔ２の各第１ｐ型領域ｐ１が、各第１ｎ型領域ｎ１間の素子分離領域１４上で連続した状態に形成されていることを特徴とする。 （もっと読む）

【課題】逆阻止３端子サイリスタの誤動作耐量の向上が要求されている。
【解決手段】逆阻止３端子サイリスタを構成するための半導体基体１は第1、第２及び第３のＮ型半導体領域Ｎ1、Ｎ2、Ｎ3と第１及び第２のＰ形半導体領域Ｐ1、Ｐ2とを有する。半導体基体１の一方の主面２側から他方の主面３に向って第１のＰ型半導体領域Ｐ1、第１のＮ型半導体領域Ｎ1、第２のＰ型半導体領域Ｐ2、第２のＮ型半導体領域Ｎ２が順次に配置されている。第３のＮ型半導体領域Ｎ３は半導体基体１の一方の主面２に配置されている。第１の主電極Ｔ1は第１のＰ型半導体領域Ｐ1及び第３のＮ型半導体領域Ｎ３に接続され、第２の主電極Ｔ2は第２のＰ型半導体領域Ｐ2及び第２のＮ型半導体領域Ｎ２に接続され、ゲ−ト電極Ｇは第１のＰ型半導体領域Ｐ1に接続されている。 （もっと読む）

【課題】 直流電圧を遮断して突入電流を流し、電流・電圧回路を形成して、高周波接続容量回路を構成し、完全なスイッチ機能を計り電力供給する高周波半導体を提供する。
【解決手段】バイアス抵抗Ｒ１，Ｒ２を接続しトランジスタ縦続接続ＵＪＴゲート回路を側路接続したトランジスタ縦続接続サイリスタ素子の接続容量が直流電圧を遮断し、順方向漏れ電流を流して電界を形成すると、突入電流がゲート電極Ｇの接合面に電位の溝をつくりゲート漏れ電流を流し、接続容量回路を構成して接続容量に応じて直流電力を供給する高周波半導体素子を得る。 （もっと読む）

【課題】高いゲート・カソード間耐圧を有するサイリスタを提供する。
【解決手段】第１導電型の半導体基板の第１主面には、第１導電型の不純物領域であるカソード領域と、前記カソード領域を取り囲むような第２導電型の不純物領域であるアノード領域と、前記カソード領域と前記アノード領域との間にはメサ溝部とを有し、前記半導体基板の第２主面には、第２導電型の不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第１主面の前記カソード領域にはカソード金属電極、前記アノード領域にはアノード金属電極を有し、前記第２主面の前記ゲート領域上にはゲート金属電極を有することを特徴とするサイリスタであり、ゲート・カソード間距離が充分に確保できる構造であるため、ゲート・カソード間耐圧を高く確保することができる。 （もっと読む）

【課題】メサ型バイポーラトランジスタあるいはサイリスタでは、エミッタ層あるいはアノード層からベース層あるいはゲート層に注入されたキャリアが横方向に拡散し再結合する結果、小型化やスイッチング周波数の向上が困難であった。
【解決手段】エミッタ層あるいはアノード層を高濃度および低濃度からなる二層で構成し、この低濃度層と同一の不純物密度を有する同一の半導体からなる再結合抑制半導体領域をベース層またはゲート層と表面保護絶縁膜とに接して存在させるとともに、この再結合抑制半導体領域の幅をキャリアの拡散距離以上に設定する。このことにより、バイポーラトランジスタの小型化やサイリスタのスイッチング周波数向上を、性能を損なわず実現できる効果がある。また、上記バイポーラトランジスタの高濃度エミッタ層上に、正孔バリア層、伝導帯不連続緩和層、及びエミッタコンタクト層を順次積層することにより、電流増幅率を大幅に向上できる効果がある。 （もっと読む）