静電気放電保護装置及びこれを備えた半導体集積回路
【課題】 レイアウトサイズを縮小可能で、静電気放電による過電流流入時に半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置を提供する。
【解決手段】 第1導電型の半導体基板1と、第2導電型のウェル2と、半導体基板表面に形成される第2導電型でウェルより高不純物濃度のカソード及びアノードの一方となる第1不純物領域6と、半導体基板表面に形成される第1導電型で半導体基板より高不純物濃度の第1コンタクト不純物領域7と、ウェル表面上においてウェル表面に接して形成される第1導電型でカソード及びアノードの他方となる第2不純物領域4と、ウェル表面に形成される第2導電型でウェルより高不純物濃度の第2コンタクト不純物領域5と、半導体基板とウェルの境界領域の半導体基板表面とウェル表面の両方に跨って形成される第2導電型でウェルより高不純物濃度の境界不純物領域8を備える。
【解決手段】 第1導電型の半導体基板1と、第2導電型のウェル2と、半導体基板表面に形成される第2導電型でウェルより高不純物濃度のカソード及びアノードの一方となる第1不純物領域6と、半導体基板表面に形成される第1導電型で半導体基板より高不純物濃度の第1コンタクト不純物領域7と、ウェル表面上においてウェル表面に接して形成される第1導電型でカソード及びアノードの他方となる第2不純物領域4と、ウェル表面に形成される第2導電型でウェルより高不純物濃度の第2コンタクト不純物領域5と、半導体基板とウェルの境界領域の半導体基板表面とウェル表面の両方に跨って形成される第2導電型でウェルより高不純物濃度の境界不純物領域8を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、静電気放電によって半導体集積回路に生じる過電流または過電圧から半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置、及び、静電気放電保護装置を備えた半導体集積回路に関する。
【背景技術】
【0002】
半導体集積回路が、帯電した人体や機械装置と接触した際に、半導体集積回路へ過電流が流入する、或いは、摩擦等で帯電した半導体集積回路が外部の導体に接触した際に、半導体集積回路の外部へ過電流を放出する等の静電気放電現象が起こる場合がある。この静電気放電現象が発生する際には、半導体集積回路の内部を瞬時に過電流が流れ、或いは、過電圧が半導体集積回路内部に印加されるので、半導体集積回路内の回路素子や配線が破壊されることがある。
【0003】
静電気放電現象から半導体集積回路を保護する方策として、一般に、半導体集積回路の外部との接続用の信号端子と内部回路の間に静電気放電保護装置を接続することが行われる。静電気放電保護装置を通して、静電気放電現象時の過電流を流す低抵抗の迂回路を形成して、半導体集積回路の内部回路に印加される過電圧を低減する。
【0004】
静電気放電保護装置としては、半導体集積回路の内部への過電流を制限する、拡散抵抗、ポリシリコン抵抗等の電流制限素子や、内部回路に印加される過電圧を抑制するダイオード、MOSトランジスタ、バイポーラトランジスタ、サイリスタ等の電圧クランプ素子で構成される静電気保護回路が一般に用いられる。
【0005】
サイリスタは、単位素子幅当たりの電流放電能力に優れ、電流−電圧特性において、サイリスタがオン状態となるターンオン電圧よりも低い電圧で大きな電流を流すことができるスナップバック特性を示すため、過電流を流す際にサイリスタは低抵抗状態になり、半導体集積回路の内部回路への印加過電圧を低減することができる。
【0006】
半導体集積回路中に形成されるサイリスタ構造として、P型不純物領域/N型ウェル/P型半導体基板/N型不純物領域からなる最も単純な構造のものが、下記の特許文献1に開示されている。この構造では、N型ウェルとP型半導体基板間のブレークダウンをトリガーとして、サイリスタが大電流を流すことが可能なオン状態となる。CMOS半導体形成プロセスでは、ウェル領域と半導体基板間のブレークダウンは高電圧であり、40V以上になる場合がある。ウェル領域と半導体基板間のブレークダウンをトリガーとするサイリスタ構造では、微細化が進展した今日では、サイリスタがオン状態になる以前に、半導体内部回路への過電圧印加によって、半導体集積回路の内部回路に破壊が生じるという問題がある。サイリスタがオン状態となるトリガー電圧を低減する方策の一例として、図13に示すサイリスタ構造(下記の特許文献2の第4図参照)がある。
【0007】
図13に示すサイリスタ構造では、P型半導体基板1の中にN型不純物拡散層で形成されたウェル2が形成されている。ウェル2の中には、P型高濃度不純物領域33とN型高濃度不純物領域5が形成されている。ウェル2と半導体基板1の境界には、N型高濃度不純物領域8が形成されており、N型高濃度不純物領域8の一部はウェル2に囲まれ、一部は半導体基板1に囲まれている。ウェル2から離れた半導体基板1の領域には、N型高濃度不純物領域6とP型高濃度不純物領域7が形成されている。P型高濃度不純物領域33とN型高濃度不純物領域5はコンタクト10eとメタル配線15とを介して、アノード端子35に接続されている。N型高濃度不純物領域6とP型高濃度不純物領域7は、コンタクト10fとメタル配線16を介して、カソード端子36に接続されている。図13に示すサイリスタがオン状態となるトリガーは、N型高濃度不純物領域8と半導体基板1で形成されるダイオードのブレークダウンであり、そのブレークダウン電圧は、ウェル2と半導体基板1間のブレークダウン電圧より低くなる。
【0008】
半導体集積回路の微細化が進み、集積回路の高速動作を目指すようになると、MOSトランジスタのソース/ドレイン拡散抵抗やゲート配線抵抗を低減するために、サリサイド工程(自己整合シリサイド)が用いられるようになった。サリサイド工程では、低抵抗化するシリコン基板表面及びポリシリコン表面を露出させた状態で、チタンやコバルト等の高融点金属を堆積した後、熱処理を加えることによって、シリコン表面とポリシリコン表面にシリコンと高融点金属の合金(シリサイド)を形成する。サイリスタのアノードであるP型高濃度不純物領域33とN型高濃度不純物領域8は、基板の表面に形成されており、サリサイド工程が用いられる場合に、P型高濃度不純物領域33とN型高濃度不純物領域を電気的に絶縁するためには、表面にシリサイドが形成されない素子分離絶縁体3を両者の間に形成する必要がある。
【0009】
図14は、図13で説明したサイリスタからなる静電気放電保護装置34を、半導体集積回路の電源供給線28と基準電圧線29の間に配置し、静電気放電時における電源供給端子21と基準電圧端子22間の過電流から半導体集積回路の内部回路32を保護するための保護回路を形成する一例である。静電気放電保護装置34内のサイリスタがトリガー電圧に達すると、サイリスタがオン状態となり、電源供給線28と基準電圧線29との間に低抵抗経路が形成され、電源供給端子21から流入する静電気放電に伴う過電流を基準電圧端子22に逃がし、電源供給線28と基準電圧線29に接続された半導体集積回路の内部回路32の破壊を防ぐ。
【0010】
【特許文献1】特開昭62−295448号公報
【特許文献2】特許第2505652号
【発明の開示】
【発明が解決しようとする課題】
【0011】
半導体集積回路の中に作りこまれる静電気放電保護装置の一種であるサイリスタには、P型半導体基板に形成されたN型ウェルを使用する場合、N型ウェル内のアノードとなるP型高濃度不純物領域、N型ウェルとのコンタクトを形成するためのN型高濃度不純物領域、P型半導体基板表面のカソードとなるN型高濃度不純物領域、P型半導体基板とのコンタクトを形成するためのP型高濃度不純物領域の4つの不純物注入領域が存在する。更に、トリガー電圧を低減するためのN型高濃度不純物領域がN型ウェルとP型半導体基板の境界部分に存在し、少なくとも5つ以上の不純物注入領域を、サイリスタの電流方向である基板面に水平な方向に並べて配置しなくてはならないため、サイリスタの電流方向のレイアウトサイズは大きくなる。サイリスタを静電気放電保護装置として組み込んだ半導体チップの製造コストを増大させないためには、サイリスタのレイアウトサイズを低減する必要がある。
【0012】
静電気放電の際に、半導体集積回路の内部回路への過電圧印加をより低減するためには、トリガー電圧低減用のN型高濃度不純物領域とP型半導体基板間のブレークダウン電圧よりも更に低電圧でオン状態となる静電気放電保護装置が必要である。図15は、図13の構造を持つサイリスタについて、2次元デバイスシミュレータを用いて電流−電圧特性を計算した際のアノード端子における電流−電圧特性の一例である。サイリスタが大きな電流を流すことができるオン状態となるターンオン電圧は、31V程度である。低電源電圧の半導体集積回路で利用する際には、静電気放電による半導体集積回路の内部回路への過電圧印加を更に抑制する必要があるために、サイリスタがオン状態となるターンオン電圧を更に低減することが所望される。
【0013】
本発明は、上記問題点に鑑みてなされたものであり、その第1の目的は、半導体集積回路内で利用される静電気放電保護装置のレイアウトサイズを低減可能なサイリスタ構造の静電気放電保護装置とそれを用いた半導体集積回路を提供する点にあり、更に、その第2の目的は、静電気放電による過電流流入時に、半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置とそれを用いた半導体集積回路を提供する点にある。
【課題を解決するための手段】
【0014】
上記目的を達成するための本発明に係る静電気放電保護装置は、静電気放電によって半導体集積回路に生じる過電流または過電圧から前記半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置であって、前記半導体集積回路が形成される第1導電型の半導体基板と、前記半導体基板表面に形成される前記第1導電型と逆導電型の第2導電型のウェルと、前記半導体基板表面に形成される前記第2導電型で前記ウェルより高不純物濃度の前記サイリスタ構造のカソード及びアノードの一方となる第1不純物領域と、前記半導体基板表面に形成される前記第1導電型で前記半導体基板より高不純物濃度の第1コンタクト不純物領域と、前記ウェル表面上において下面が前記ウェル表面に接して形成される第1導電型で前記サイリスタ構造のカソード及びアノードの他方となる第2不純物領域と、前記ウェル表面に形成される前記第2導電型で前記ウェルより高不純物濃度の第2コンタクト不純物領域と、前記半導体基板と前記ウェルの境界領域の前記半導体基板表面と前記ウェル表面の両方に跨って形成される前記第2導電型で前記ウェルより高不純物濃度の境界不純物領域と、を備えていることを第1の特徴とする。
【0015】
ここで、前記第2不純物領域は、多結晶シリコン、または、単結晶シリコンで形成されているのが好ましい。
【0016】
上記第1の特徴の静電気放電保護装置によれば、第2不純物領域と境界不純物領域が異なる層で形成されているため、つまり、第2不純物領域と境界不純物領域の各上面位置が異なるため、仮に各領域の表面がサリサイド化されても、その間に素子分離領域を設けずとも電気的に絶縁分離可能となるため、第2不純物領域と境界不純物領域の配置間隔を短縮でき、静電気放電保護装置全体としてのレイアウトサイズを、第2不純物領域を従来のようにウェル表面に形成する場合に比べて縮小できる。更には、第2不純物領域と境界不純物領域を近接させることができるため、境界不純物領域と半導体基板間のブレークダウン電圧で規定されるターンオン電圧を低減でき、高性能なサイリスタ構造の静電気保護装置を提供できる。
【0017】
尚、第1導電型がP型で、第2導電型がN型の場合には、第1不純物領域がサイリスタ構造のカソードであり、第2不純物領域がサイリスタ構造のアノードである。逆に、第1導電型がN型で、第2導電型がP型の場合には、第1不純物領域がサイリスタ構造のアノードであり、第2不純物領域がサイリスタ構造のカソードである。
【0018】
本発明に係る静電気放電保護装置は、上記第1の特徴に加えて、更に、前記第2不純物領域が、前記ウェル表面と前記境界不純物領域の表面の両表面に跨って、当該両表面と接していることを第2の特徴とする。
【0019】
上記第2の特徴の静電気放電保護装置によれば、第2不純物領域が境界不純物領域上に重なるため、境界不純物領域と半導体基板間のブレークダウン電圧で規定されるターンオン電圧を更に低減できる。
【0020】
本発明に係る半導体集積回路は、P型半導体基板上に形成された半導体集積回路であって、前記第1導電型がP型で、前記第2導電型がN型である上記特徴の静電気放電保護装置を備えることを第1の特徴とする。
【0021】
本発明に係る半導体集積回路は、上記第1の特徴に加えて、更に、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第2の特徴とする。
【0022】
本発明に係る半導体集積回路は、上記第1の特徴に加えて、更に、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第1不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第3の特徴とする。
【0023】
本発明に係る半導体集積回路は、上記第1の特徴に加えて、更に、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第4の特徴とする。
【0024】
本発明に係る半導体集積回路は、N型半導体基板上に形成された半導体集積回路であって、前記第1導電型がN型で、前記第2導電型がP型である上記特徴の静電気放電保護装置を備えることを第5の特徴とする。
【0025】
本発明に係る半導体集積回路は、上記第5の特徴に加えて、更に、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第6の特徴とする。
【0026】
本発明に係る半導体集積回路は、上記第5の特徴に加えて、更に、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第2不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第7の特徴とする。
【0027】
本発明に係る半導体集積回路は、上記第5の特徴に加えて、更に、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第8の特徴とする。
【0028】
上記第1乃至第4の特徴の半導体集積回路によれば、P型半導体基板上に形成される半導体集積回路に対して、静電気放電保護装置全体としてレイアウトサイズが縮小され、低ターンオン電圧で作動する高性能なサイリスタ構造の静電気保護装置を搭載できるため、静電気放電保護装置を集積することによるチップサイズの増大を抑制でき、半導体集積回路のチップコストを低減できるとともに、静電気放電により過電流または過電圧の印加から半導体集積回路の内部回路を保護できる。
【0029】
上記第5乃至第8の特徴の半導体集積回路によれば、N型半導体基板上に形成される半導体集積回路に対して、静電気放電保護装置全体としてレイアウトサイズが縮小され、低ターンオン電圧で作動する高性能なサイリスタ構造の静電気保護装置を搭載できるため、静電気放電保護装置を集積することによるチップサイズの増大を抑制でき、半導体集積回路のチップコストを低減できるとともに、静電気放電により過電流または過電圧の印加から半導体集積回路の内部回路を保護できる。
【0030】
特に、第2または第6の特徴の半導体集積回路によれば、基準電圧線に対して電源供給線に正の電荷、または、電源供給線に対して基準電圧線に負の電荷が流入する場合、電源供給線と基準電圧線間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、電源供給線と基準電圧線間に介装された半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
【0031】
また、第3または第7の特徴の半導体集積回路によれば、外部接続用の信号端子に対して電源供給線に正の電荷、または、電源供給線に対して外部接続用の信号端子に負の電荷が流入する場合、電源供給線と外部接続用の信号端子間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、電源供給線と外部接続用の信号端子に接続する半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
【0032】
また、第4または第8の特徴の半導体集積回路によれば、基準電圧線に対して外部接続用の信号端子に正の電荷、または、外部接続用の信号端子に対して基準電圧線に負の電荷が流入する場合、外部接続用の信号端子と基準電圧線間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、基準電圧線と外部接続用の信号端子に接続する半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
【発明を実施するための最良の形態】
【0033】
次に、本発明に係る静電気放電保護装置と半導体集積回路(以下、適宜「本発明装置」と「本発明回路」と称す)について、図面を参照して説明する。
【0034】
〈第1実施形態〉
図1に、本発明装置の第1実施形態のサイリスタ構造の断面構造を模式的に示す。図1に示すように、本発明装置は、P型半導体基板1と、P型半導体基板1の表面に形成されるN型ウェル2と、P型半導体基板1の表面に形成されるN型ウェル2より高不純物濃度のN型カソード不純物領域6(第1不純物領域に相当)と、P型半導体基板1の表面に形成されるP型半導体基板1より高不純物濃度のP型コンタクト不純物領域7(第1コンタクト不純物領域に相当)と、N型ウェル2の表面上において下面がN型ウェル2の表面に接して形成されるP型アノード不純物領域4(第2不純物領域に相当)と、N型ウェル2の表面に形成されるN型ウェル2より高不純物濃度のN型コンタクト不純物領域5(第2コンタクト不純物領域に相当)と、P型半導体基板1とN型ウェル2の境界領域のP型半導体基板1とN型ウェル2の両表面に跨って形成されるN型ウェル2より高不純物濃度のN型境界不純物領域8と、を備えて構成される。また、P型半導体基板1とN型ウェル2の表面に形成される各不純物領域5〜8の隣接する相互間を分離するために、素子分離絶縁体3が設けられている。
【0035】
P型アノード不純物領域4、N型ウェル2、P型半導体基板1、N型カソード不純物領域6の4領域によってPNPN構造のサイリスタが形成され、P型アノード不純物領域4が当該サイリスタのアノード、N型カソード不純物領域6がカソードとなる。また、N型境界不純物領域8は、当該サイリスタがオン状態となるトリガー電圧(ターンオン電圧)を低電圧化するために設けられている。N型境界不純物領域8とP型半導体基板1はPN接合を形成しており、当該PN接合に逆バイアスが印加される際のブレークダウンによる電流がトリガーとなって、サイリスタがオン状態となる。
【0036】
P型アノード不純物領域4は、N型ウェル2の表面より上層に設けられた半導体層であり、多結晶シリコンまたは単結晶シリコンで既知の成膜方法により形成される。
【0037】
各不純物領域4〜8及び素子分離絶縁体3の上方には、層間絶縁膜9が形成されており、層間絶縁膜9上には、金属配線11〜14が形成されている。P型アノード不純物領域4は、P型アノード不純物領域4上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10aと金属配線11を介して、アノード端子23に接続している。N型コンタクト不純物領域5は、N型コンタクト不純物領域5上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10bと金属配線12を介して、N型ウェル端子24に接続している。N型カソード不純物領域6は、N型カソード不純物領域6上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10cと金属配線13を介して、カソード端子25に接続している。P型コンタクト不純物領域7は、P型コンタクト不純物領域7上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10dと金属配線14を介して、P型半導体基板端子26に接続される。
【0038】
図13に示す従来のサイリスタ構造では、サイリスタのアノード領域であるP型高濃度不純物領域33とN型高濃度不純物領域8の間に両者を分離する素子分離絶縁体3を設け、P型高濃度不純物領域33とN型高濃度不純物領域8を電気的に絶縁している。本実施形態では、サイリスタのアノードであるP型アノード不純物領域4をN型ウェル2の表面より上層に形成して、P型アノード不純物領域4とN型境界不純物領域8を電気的に絶縁している。半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、例えば、P型アノード不純物領域4の側壁にシリサイドが形成されない絶縁膜を、堆積または酸化によって形成することによって、サイリスタのP型アノード不純物領域4とN型境界不純物領域8を電気的に絶縁することができる。素子分離絶縁体3の最小加工寸法は、絶縁膜厚よりも一般に大きいので、本実施形態のように、サイリスタのアノード領域となるP型アノード不純物領域4をN型ウェル2の表面より上層に形成することによって、両領域4a、8間に素子分離絶縁体3を設ける必要が無く、P型アノード不純物領域4とN型境界不純物領域8間を分離する距離を短縮することが可能となり、サイリスタの電流方向(図1上の左右方向)のレイアウトサイズを縮小することが可能となる。
【0039】
図2は、図1に示す本発明装置のサイリスタ構造を2次元プロセスシミュレータで作成し、2次元デバイスシミュレータで、その電流−電圧特性を計算し、アノード電流−アノード電圧特性を示したものである。このアノード電流−アノード電圧特性より、本実施形態のP型アノード不純物領域4をN型ウェル2の表面より上層に、N型ウェル2の表面に接するように形成したことで、N型境界不純物領域8とP型半導体基板1のPN接合の逆バイアス印加時のブレークダウン電圧で規定されるターンオン電圧よりも低電圧で大きな電流を流すことができるスナップバック特性を備えたサイリスタ構造の静電気放電保護装置が形成できることが分かる。
【0040】
〈第2実施形態〉
図3に、本発明装置の第2実施形態のサイリスタ構造の断面構造を模式的に示す。図3に示すように、本発明装置は、P型半導体基板1と、P型半導体基板1の表面に形成されるN型ウェル2と、P型半導体基板1の表面に形成されるN型ウェル2より高不純物濃度のN型カソード不純物領域6と、P型半導体基板1の表面に形成されるP型半導体基板1より高不純物濃度のP型コンタクト不純物領域7と、N型ウェル2と後述するN型境界不純物領域8の表面上において下面がN型ウェル2とN型境界不純物領域8の両表面に接して形成されるP型アノード不純物領域4aと、N型ウェル2の表面に形成されるN型ウェル2より高不純物濃度のN型コンタクト不純物領域5と、P型半導体基板1とN型ウェル2の境界領域のP型半導体基板1とN型ウェル2の両表面に跨って形成されるN型ウェル2より高不純物濃度のN型境界不純物領域8と、を備えて構成される。また、P型半導体基板1とN型ウェル2の表面に形成される各不純物領域5〜8の隣接する相互間を分離するために、素子分離絶縁体3が設けられている。
【0041】
P型アノード不純物領域4a、N型ウェル2、P型半導体基板1、N型カソード不純物領域6の4領域によってPNPN構造のサイリスタが形成され、P型アノード不純物領域4aが当該サイリスタのアノード、N型カソード不純物領域6がカソードとなる。また、N型境界不純物領域8は、当該サイリスタがオン状態となるトリガー電圧(ターンオン電圧)を低電圧化するために設けられている。N型境界不純物領域8とP型半導体基板1はPN接合を形成しており、当該PN接合に逆バイアスが印加される際のブレークダウンによる電流がトリガーとなって、サイリスタがオン状態となる。
【0042】
P型アノード不純物領域4aは、N型ウェル2の表面より上層に設けられた半導体層であり、多結晶シリコンまたは単結晶シリコンで既知の成膜方法により形成される。
【0043】
第2実施形態のP型アノード不純物領域4aは、第1実施形態のP型アノード不純物領域4と同様に、N型ウェル2の表面より上層に設けられているが、第1実施形態とのP型アノード不純物領域4とは異なり、N型ウェル2とN型境界不純物領域8の両表面に接して形成されている。P型アノード不純物領域4a以外の構成は、第1実施形態と同じであり、各不純物領域4a、5〜7と、アノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26との接続も、第1実施形態と同様であるので、重複する説明は割愛する。
【0044】
図13に示す従来のサイリスタ構造では、サイリスタのアノード領域であるP型高濃度不純物領域33とN型高濃度不純物領域8の間に両者を分離する素子分離絶縁体3を設け、P型高濃度不純物領域33とN型高濃度不純物領域8を電気的に絶縁している。第2実施形態では、サイリスタのアノードであるP型アノード不純物領域4aをN型ウェル2とN型境界不純物領域8の表面より上層に形成して、P型アノード不純物領域4aとN型境界不純物領域8を電気的に絶縁している。但し、P型アノード不純物領域4aとN型境界不純物領域8の界面にはPN接合が形成されている。半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、第2実施形態では、N型境界不純物領域8の上面がP型アノード不純物領域4aによって覆われるため、P型アノード不純物領域4aとN型境界不純物領域8の表面がサリサイド膜によって短絡されず、両領域4a、8を電気的に絶縁することができる。素子分離絶縁体3の最小加工寸法は、絶縁膜厚よりも一般に大きいので、第2実施形態のように、サイリスタのアノード領域となるP型アノード不純物領域4aをN型ウェル2とN型境界不純物領域8の両表面の上層に形成することによって、両領域4a、8間に素子分離絶縁体3を設ける必要が無く、しかも、第1実施形態と比べてP型アノード不純物領域4aとN型境界不純物領域8間を分離する距離を更に短縮することが可能となり、サイリスタの電流方向(図3上の左右方向)のレイアウトサイズを縮小することが可能となる。
【0045】
尚、本第2実施形態では、N型境界不純物領域8の上面がP型アノード不純物領域4aによって完全に覆われる場合を例示したが、N型境界不純物領域8の上面がP型アノード不純物領域4aによって部分的に覆われても構わない。この場合は、第1実施形態と同様に、半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、例えば、P型アノード不純物領域4の側壁にシリサイドが形成されない絶縁膜を、堆積または酸化によって形成することによって、サイリスタのP型アノード不純物領域4とN型境界不純物領域8を電気的に絶縁することができる。
【0046】
図4は、図3に示す本発明装置のサイリスタ構造を2次元プロセスシミュレータで作成し、2次元デバイスシミュレータで、その電流−電圧特性を計算し、アノード電流−アノード電圧特性を示したものである。このアノード電流−アノード電圧特性より、第2実施形態のP型アノード不純物領域4aをN型ウェル2とN型境界不純物領域8の両表面の上層に当該両表面に接するように形成したことで、N型境界不純物領域8とP型半導体基板1のPN接合の逆バイアス印加時のブレークダウン電圧で規定されるターンオン電圧よりも低電圧で大きな電流を流すことができるスナップバック特性を備えたサイリスタ構造の静電気放電保護装置が形成できることが分かる。また、第2実施形態では、P型アノード不純物領域4aの下部に、N型ウェル2よりもPN接合深さの浅いN型境界不純物領域8が存在する構造であるため、本発明装置のターンオン電圧は、図4に示すように、図13に示す従来のサイリスタ構造のターンオン電圧(31V:図15参照)や、P型アノード不純物領域4aとN型境界不純物領域8が接していない第1実施形態におけるターンオン電圧(27V:図2参照)よりも低電圧(15V)のターンオン電圧が得られ、半導体集積回路への過電圧印加を低減できる静電気放電保護装置を得ることができる。
【0047】
〈第3実施形態〉
次に、第1実施形態または第2実施形態の本発明装置を備えた半導体集積回路(本発明回路)について、図5〜図7を参照して説明する。ここで、本発明回路30は、本発明装置31及び本発明装置31を除く本発明回路30の内部回路32が、共通のP型半導体基板(図示せず)上に形成されているものとする。
【0048】
図5は、電源供給線28と基準電圧線29間の静電気放電保護回路として本発明装置31を本発明回路30内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置31のアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26の各端子と、本発明回路30の電源供給線28及び基準電圧線29との接続関係を示している。図5に示すように、本実施例では、アノード端子23とN型ウェル端子24は電源供給線28に接続され、カソード端子25とP型半導体基板端子26は基準電圧線29に接続されている。また、電源供給線28と基準電圧線29間には、静電気放電から保護される対象の内部回路32が接続されている。また、電源供給線28は外部から電源電圧の供給を受ける電源供給端子21に接続し、基準電圧線29は外部から基準電圧の供給を受ける基準電圧端子22に接続している。
【0049】
図5に示す本発明回路30では、電源供給端子21に基準電圧端子22を基準として静電気放電による正の電荷が流入する場合、或いは、基準電圧端子22に電源供給端子21を基準として静電気放電による負の電荷が流入する場合、本発明装置31のサイリスタがオン状態になって、電源供給端線28と基準電源線29間に低抵抗の迂回路が形成され、電源供給端子21から基準電圧端子22へ本発明装置31のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。また、電源供給端子21に基準電圧端子22を基準として静電気放電による負の電荷が流入する場合、或いは、基準電圧端子22に電源供給端子21を基準として静電気放電による正の電荷が流入する場合は、本発明装置31のP型半導体基板端子26とN型ウェル端子24間に存在するP型半導体基板1とN型ウェル2のPN接合からなるダイオードで順方向に電流を流すことができるので、基準電圧端子22から電源供給端子21へ本発明装置31のダイオードを介して、上記電荷による過電流を迂回させて流すことができる。
【0050】
図6は、電源供給線28と外部接続用の信号線27間の静電気放電保護回路として本発明装置31を本発明回路30内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置31のアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26の各端子と、本発明回路30の外部接続用の信号線27、電源供給線28及び基準電圧線29との接続関係を示している。図6に示すように、本実施例では、アノード端子23とN型ウェル端子24は電源供給線28に接続され、カソード端子25は外部接続用の信号線27に接続され、P型半導体基板端子26は基準電圧線29に接続されている。また、電源供給線28と基準電圧線29間には、静電気放電から保護される対象の内部回路32が接続され、外部接続用の信号線27は内部回路32内の回路素子(図示せず)と接続している。また、外部接続用の信号線27は外部接続用の信号端子20に接続し、電源供給線28は外部から電源電圧の供給を受ける電源供給端子21に接続し、基準電圧線29は外部から基準電圧の供給を受ける基準電圧端子22に接続している。
【0051】
図6に示す本発明回路30では、電源供給端子21に外部接続用の信号端子20を基準として静電気放電による正の電荷が流入する場合、或いは、外部接続用の信号端子20に電源供給端子21を基準として静電気放電による負の電荷が流入する場合、本発明装置31のサイリスタがオン状態になって、電源供給端線28と外部接続用の信号線27間に低抵抗の迂回路が形成され、電源供給端子21から外部接続用の信号端子20へ本発明装置31のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。
【0052】
図7は、基準電圧線29と外部接続用の信号線27間の静電気放電保護回路として本発明装置31を本発明回路30内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置31のアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26の各端子と、本発明回路30の外部接続用の信号線27、電源供給線28及び基準電圧線29との接続関係を示している。図7に示すように、本実施例では、アノード端子23とN型ウェル端子24は外部接続用の信号線27に接続され、カソード端子25とP型半導体基板端子26は基準電圧線29に接続されている。また、電源供給線28と基準電圧線29間には、静電気放電から保護される対象の内部回路32が接続され、外部接続用の信号線27は内部回路32内の回路素子(図示せず)と接続している。また、外部接続用の信号線27は外部接続用の信号端子20に接続し、電源供給線28は外部から電源電圧の供給を受ける電源供給端子21に接続し、基準電圧線29は外部から基準電圧の供給を受ける基準電圧端子22に接続している。
【0053】
図7に示す本発明回路30では、外部接続用の信号端子20に基準電圧端子22を基準として静電気放電による正の電荷が流入する場合、或いは、基準電圧端子22に外部接続用の信号端子20を基準として静電気放電による負の電荷が流入する場合、本発明装置31のサイリスタがオン状態になって、外部接続用の信号線27と基準電圧端子22間に低抵抗の迂回路が形成され、外部接続用の信号端子20から基準電圧端子22へ本発明装置31のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。また、外部接続用の信号端子20に基準電圧端子22を基準として静電気放電による負の電荷が流入する場合、或いは、基準電圧端子22に外部接続用の信号端子20を基準として静電気放電による正の電荷が流入する場合は、本発明装置31のP型半導体基板端子26とN型ウェル端子24間に存在するP型半導体基板1とN型ウェル2のPN接合からなるダイオードで順方向に電流を流すことができるので、基準電圧端子22から外部接続用の信号端子20へ本発明装置31のダイオードを介して、上記電荷による過電流を迂回させて流すことができる。
【0054】
以上、図5〜図7を参照して本発明回路の実施例について説明したが、図5〜図7に例示した本発明装置31の配置方法を組み合わせて、本発明装置31を1つの半導体集積回路内に複数配置するのも好ましい。また、1つの外部接続用の信号線27に対して、図6に示す本発明装置31と図7に示す本発明装置31を組み合わせて両方を設けるようにしても構わない。
【0055】
〈別実施形態〉
上記第1及び第2実施形態の本発明装置では、半導体基板1の導電型(第1導電型)がP型で、ウェル2の導電型(第2導電型)がN型の場合を想定して説明したが、半導体基板1がN型で、ウェル2がP型であっても構わない。この場合、各不純物領域の導電型は、P型がN型に、N型がP型に夫々入れ替わり、アノード不純物領域とカソード不純物領域の位置が入れ替わり、アノード端子とカソード端子の位置が入れ替わり、ウェル端子と半導体基板端子の導電型の記載が入れ替わる。
【0056】
より具体的には、図1及び図3に示すP型半導体基板1、N型ウェル2、P型アノード不純物領域4,4a、N型コンタクト不純物領域5、N型カソード不純物領域6、P型コンタクト不純物領域7、N型境界不純物領域8は、図1に対応する図8及び図3に対応する図9において、記載順に、N型半導体基板41、P型ウェル42、N型カソード不純物領域44,44a、P型コンタクト不純物領域45、P型アノード不純物領域46、N型コンタクト不純物領域47、P型境界不純物領域48となる。また、図1及び図3に示すアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26は、図8及び図9において、記載順に、カソード端子55、P型ウェル端子54、アノード端子53、N型半導体基板端子56となる。
【0057】
また、第3実施形態の図5〜図7に例示した本発明回路30に対応する、図8及び図9に示す本発明装置61を備えた半導体集積回路(本発明回路)60では、本発明装置61のアノード端子53、P型ウェル端子54、カソード端子55、N型半導体基板端子56の各端子と、本発明回路30の外部接続用の信号線27、電源供給線28及び基準電圧線29との間の接続関係が、夫々、図10〜図12に模式的に例示する接続関係となる。
【産業上の利用可能性】
【0058】
本発明は、静電気放電によって半導体集積回路に生じる過電流または過電圧から半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置、及び、静電気放電保護装置を備えた半導体集積回路に利用可能である。
【図面の簡単な説明】
【0059】
【図1】本発明に係る静電気放電保護装置のP型半導体基板を使用した第1実施形態の断面構造を模式的に示す概略断面図
【図2】図1に示す本発明に係る静電気放電保護装置の第1実施形態の断面構造における電流−電圧特性を示す特性図
【図3】本発明に係る静電気放電保護装置のP型半導体基板を使用した第2実施形態の断面構造を模式的に示す概略断面図
【図4】図3に示す本発明に係る静電気放電保護装置の第2実施形態の断面構造における電流−電圧特性を示す特性図
【図5】本発明に係るP型半導体基板を使用した半導体集積回路の図1または図3に示す静電気放電保護装置を用いた一構成例を模式的に示す回路ブロック図
【図6】本発明に係るP型半導体基板を使用した半導体集積回路の図1または図3に示す静電気放電保護装置を用いた他の構成例を模式的に示す回路ブロック図
【図7】本発明に係るP型半導体基板を使用した半導体集積回路の図1または図3に示す静電気放電保護装置を用いた他の構成例を模式的に示す回路ブロック図
【図8】本発明に係る静電気放電保護装置のN型半導体基板を使用した別実施形態の断面構造を模式的に示す概略断面図
【図9】本発明に係る静電気放電保護装置のN型半導体基板を使用した他の別実施形態の断面構造を模式的に示す概略断面図
【図10】本発明に係るN型半導体基板を使用した半導体集積回路の図8または図9に示す静電気放電保護装置を用いた一構成例を模式的に示す回路ブロック図
【図11】本発明に係るN型半導体基板を使用した半導体集積回路の図8または図9に示す静電気放電保護装置を用いた他の一構成例を模式的に示す回路ブロック図
【図12】本発明に係るN型半導体基板を使用した半導体集積回路の図8または図9に示す静電気放電保護装置を用いた他の一構成例を模式的に示す回路ブロック図
【図13】従来の静電気放電保護装置の断面構造の一例を模式的に示す概略断面図
【図14】図13に示す従来の静電気放電保護装置を備えた半導体集積回路の一構成例を模式的に示す回路ブロック図
【図15】図13に示す従来の静電気放電保護装置の断面構造における電流−電圧特性を示す特性図
【符号の説明】
【0060】
1: P型半導体基板
2: N型ウェル
3: 素子分離絶縁体
4、4a: P型アノード不純物領域(第2不純物領域)
5: N型コンタクト不純物領域(第2コンタクト不純物領域)
6: N型カソード不純物領域(第1不純物領域)
7: P型コンタクト不純物領域(第1コンタクト不純物領域)
8: N型境界不純物領域
9: 層間絶縁膜
10a〜10f: コンタクト金属
11〜16: 金属配線
20: 外部接続用の信号端子
21: 電源供給端子
22: 基準電圧端子
23: アノード端子
24: N型ウェル端子
25: カソード端子
26: P型半導体基板端子
27: 外部接続用の信号線
28: 電源供給線
29: 基準電圧線
30、60: 本発明に係る半導体集積回路
31、61: 本発明に係る静電気放電保護装置
32: 半導体集積回路の内部回路
33: 従来の静電気放電保護装置のP型高濃度不純物領域(アノード領域)
34: 従来の静電気放電保護装置
35: 従来の静電気放電保護装置のアノード端子
36: 従来の静電気放電保護装置のカソード端子
41: N型半導体基板
42: P型ウェル
44、44a: N型カソード不純物領域(第2不純物領域)
45: P型コンタクト不純物領域(第2コンタクト不純物領域)
46: P型アノード不純物領域(第1不純物領域)
47: N型コンタクト不純物領域(第1コンタクト不純物領域)
48: P型境界不純物領域
53: アノード端子
54: P型ウェル端子
55: カソード端子
56: N型半導体基板端子
【技術分野】
【0001】
本発明は、静電気放電によって半導体集積回路に生じる過電流または過電圧から半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置、及び、静電気放電保護装置を備えた半導体集積回路に関する。
【背景技術】
【0002】
半導体集積回路が、帯電した人体や機械装置と接触した際に、半導体集積回路へ過電流が流入する、或いは、摩擦等で帯電した半導体集積回路が外部の導体に接触した際に、半導体集積回路の外部へ過電流を放出する等の静電気放電現象が起こる場合がある。この静電気放電現象が発生する際には、半導体集積回路の内部を瞬時に過電流が流れ、或いは、過電圧が半導体集積回路内部に印加されるので、半導体集積回路内の回路素子や配線が破壊されることがある。
【0003】
静電気放電現象から半導体集積回路を保護する方策として、一般に、半導体集積回路の外部との接続用の信号端子と内部回路の間に静電気放電保護装置を接続することが行われる。静電気放電保護装置を通して、静電気放電現象時の過電流を流す低抵抗の迂回路を形成して、半導体集積回路の内部回路に印加される過電圧を低減する。
【0004】
静電気放電保護装置としては、半導体集積回路の内部への過電流を制限する、拡散抵抗、ポリシリコン抵抗等の電流制限素子や、内部回路に印加される過電圧を抑制するダイオード、MOSトランジスタ、バイポーラトランジスタ、サイリスタ等の電圧クランプ素子で構成される静電気保護回路が一般に用いられる。
【0005】
サイリスタは、単位素子幅当たりの電流放電能力に優れ、電流−電圧特性において、サイリスタがオン状態となるターンオン電圧よりも低い電圧で大きな電流を流すことができるスナップバック特性を示すため、過電流を流す際にサイリスタは低抵抗状態になり、半導体集積回路の内部回路への印加過電圧を低減することができる。
【0006】
半導体集積回路中に形成されるサイリスタ構造として、P型不純物領域/N型ウェル/P型半導体基板/N型不純物領域からなる最も単純な構造のものが、下記の特許文献1に開示されている。この構造では、N型ウェルとP型半導体基板間のブレークダウンをトリガーとして、サイリスタが大電流を流すことが可能なオン状態となる。CMOS半導体形成プロセスでは、ウェル領域と半導体基板間のブレークダウンは高電圧であり、40V以上になる場合がある。ウェル領域と半導体基板間のブレークダウンをトリガーとするサイリスタ構造では、微細化が進展した今日では、サイリスタがオン状態になる以前に、半導体内部回路への過電圧印加によって、半導体集積回路の内部回路に破壊が生じるという問題がある。サイリスタがオン状態となるトリガー電圧を低減する方策の一例として、図13に示すサイリスタ構造(下記の特許文献2の第4図参照)がある。
【0007】
図13に示すサイリスタ構造では、P型半導体基板1の中にN型不純物拡散層で形成されたウェル2が形成されている。ウェル2の中には、P型高濃度不純物領域33とN型高濃度不純物領域5が形成されている。ウェル2と半導体基板1の境界には、N型高濃度不純物領域8が形成されており、N型高濃度不純物領域8の一部はウェル2に囲まれ、一部は半導体基板1に囲まれている。ウェル2から離れた半導体基板1の領域には、N型高濃度不純物領域6とP型高濃度不純物領域7が形成されている。P型高濃度不純物領域33とN型高濃度不純物領域5はコンタクト10eとメタル配線15とを介して、アノード端子35に接続されている。N型高濃度不純物領域6とP型高濃度不純物領域7は、コンタクト10fとメタル配線16を介して、カソード端子36に接続されている。図13に示すサイリスタがオン状態となるトリガーは、N型高濃度不純物領域8と半導体基板1で形成されるダイオードのブレークダウンであり、そのブレークダウン電圧は、ウェル2と半導体基板1間のブレークダウン電圧より低くなる。
【0008】
半導体集積回路の微細化が進み、集積回路の高速動作を目指すようになると、MOSトランジスタのソース/ドレイン拡散抵抗やゲート配線抵抗を低減するために、サリサイド工程(自己整合シリサイド)が用いられるようになった。サリサイド工程では、低抵抗化するシリコン基板表面及びポリシリコン表面を露出させた状態で、チタンやコバルト等の高融点金属を堆積した後、熱処理を加えることによって、シリコン表面とポリシリコン表面にシリコンと高融点金属の合金(シリサイド)を形成する。サイリスタのアノードであるP型高濃度不純物領域33とN型高濃度不純物領域8は、基板の表面に形成されており、サリサイド工程が用いられる場合に、P型高濃度不純物領域33とN型高濃度不純物領域を電気的に絶縁するためには、表面にシリサイドが形成されない素子分離絶縁体3を両者の間に形成する必要がある。
【0009】
図14は、図13で説明したサイリスタからなる静電気放電保護装置34を、半導体集積回路の電源供給線28と基準電圧線29の間に配置し、静電気放電時における電源供給端子21と基準電圧端子22間の過電流から半導体集積回路の内部回路32を保護するための保護回路を形成する一例である。静電気放電保護装置34内のサイリスタがトリガー電圧に達すると、サイリスタがオン状態となり、電源供給線28と基準電圧線29との間に低抵抗経路が形成され、電源供給端子21から流入する静電気放電に伴う過電流を基準電圧端子22に逃がし、電源供給線28と基準電圧線29に接続された半導体集積回路の内部回路32の破壊を防ぐ。
【0010】
【特許文献1】特開昭62−295448号公報
【特許文献2】特許第2505652号
【発明の開示】
【発明が解決しようとする課題】
【0011】
半導体集積回路の中に作りこまれる静電気放電保護装置の一種であるサイリスタには、P型半導体基板に形成されたN型ウェルを使用する場合、N型ウェル内のアノードとなるP型高濃度不純物領域、N型ウェルとのコンタクトを形成するためのN型高濃度不純物領域、P型半導体基板表面のカソードとなるN型高濃度不純物領域、P型半導体基板とのコンタクトを形成するためのP型高濃度不純物領域の4つの不純物注入領域が存在する。更に、トリガー電圧を低減するためのN型高濃度不純物領域がN型ウェルとP型半導体基板の境界部分に存在し、少なくとも5つ以上の不純物注入領域を、サイリスタの電流方向である基板面に水平な方向に並べて配置しなくてはならないため、サイリスタの電流方向のレイアウトサイズは大きくなる。サイリスタを静電気放電保護装置として組み込んだ半導体チップの製造コストを増大させないためには、サイリスタのレイアウトサイズを低減する必要がある。
【0012】
静電気放電の際に、半導体集積回路の内部回路への過電圧印加をより低減するためには、トリガー電圧低減用のN型高濃度不純物領域とP型半導体基板間のブレークダウン電圧よりも更に低電圧でオン状態となる静電気放電保護装置が必要である。図15は、図13の構造を持つサイリスタについて、2次元デバイスシミュレータを用いて電流−電圧特性を計算した際のアノード端子における電流−電圧特性の一例である。サイリスタが大きな電流を流すことができるオン状態となるターンオン電圧は、31V程度である。低電源電圧の半導体集積回路で利用する際には、静電気放電による半導体集積回路の内部回路への過電圧印加を更に抑制する必要があるために、サイリスタがオン状態となるターンオン電圧を更に低減することが所望される。
【0013】
本発明は、上記問題点に鑑みてなされたものであり、その第1の目的は、半導体集積回路内で利用される静電気放電保護装置のレイアウトサイズを低減可能なサイリスタ構造の静電気放電保護装置とそれを用いた半導体集積回路を提供する点にあり、更に、その第2の目的は、静電気放電による過電流流入時に、半導体集積回路への過電圧印加を低いターンオン電圧で抑制可能なサイリスタ構造の静電気保護装置とそれを用いた半導体集積回路を提供する点にある。
【課題を解決するための手段】
【0014】
上記目的を達成するための本発明に係る静電気放電保護装置は、静電気放電によって半導体集積回路に生じる過電流または過電圧から前記半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置であって、前記半導体集積回路が形成される第1導電型の半導体基板と、前記半導体基板表面に形成される前記第1導電型と逆導電型の第2導電型のウェルと、前記半導体基板表面に形成される前記第2導電型で前記ウェルより高不純物濃度の前記サイリスタ構造のカソード及びアノードの一方となる第1不純物領域と、前記半導体基板表面に形成される前記第1導電型で前記半導体基板より高不純物濃度の第1コンタクト不純物領域と、前記ウェル表面上において下面が前記ウェル表面に接して形成される第1導電型で前記サイリスタ構造のカソード及びアノードの他方となる第2不純物領域と、前記ウェル表面に形成される前記第2導電型で前記ウェルより高不純物濃度の第2コンタクト不純物領域と、前記半導体基板と前記ウェルの境界領域の前記半導体基板表面と前記ウェル表面の両方に跨って形成される前記第2導電型で前記ウェルより高不純物濃度の境界不純物領域と、を備えていることを第1の特徴とする。
【0015】
ここで、前記第2不純物領域は、多結晶シリコン、または、単結晶シリコンで形成されているのが好ましい。
【0016】
上記第1の特徴の静電気放電保護装置によれば、第2不純物領域と境界不純物領域が異なる層で形成されているため、つまり、第2不純物領域と境界不純物領域の各上面位置が異なるため、仮に各領域の表面がサリサイド化されても、その間に素子分離領域を設けずとも電気的に絶縁分離可能となるため、第2不純物領域と境界不純物領域の配置間隔を短縮でき、静電気放電保護装置全体としてのレイアウトサイズを、第2不純物領域を従来のようにウェル表面に形成する場合に比べて縮小できる。更には、第2不純物領域と境界不純物領域を近接させることができるため、境界不純物領域と半導体基板間のブレークダウン電圧で規定されるターンオン電圧を低減でき、高性能なサイリスタ構造の静電気保護装置を提供できる。
【0017】
尚、第1導電型がP型で、第2導電型がN型の場合には、第1不純物領域がサイリスタ構造のカソードであり、第2不純物領域がサイリスタ構造のアノードである。逆に、第1導電型がN型で、第2導電型がP型の場合には、第1不純物領域がサイリスタ構造のアノードであり、第2不純物領域がサイリスタ構造のカソードである。
【0018】
本発明に係る静電気放電保護装置は、上記第1の特徴に加えて、更に、前記第2不純物領域が、前記ウェル表面と前記境界不純物領域の表面の両表面に跨って、当該両表面と接していることを第2の特徴とする。
【0019】
上記第2の特徴の静電気放電保護装置によれば、第2不純物領域が境界不純物領域上に重なるため、境界不純物領域と半導体基板間のブレークダウン電圧で規定されるターンオン電圧を更に低減できる。
【0020】
本発明に係る半導体集積回路は、P型半導体基板上に形成された半導体集積回路であって、前記第1導電型がP型で、前記第2導電型がN型である上記特徴の静電気放電保護装置を備えることを第1の特徴とする。
【0021】
本発明に係る半導体集積回路は、上記第1の特徴に加えて、更に、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第2の特徴とする。
【0022】
本発明に係る半導体集積回路は、上記第1の特徴に加えて、更に、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第1不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第3の特徴とする。
【0023】
本発明に係る半導体集積回路は、上記第1の特徴に加えて、更に、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第4の特徴とする。
【0024】
本発明に係る半導体集積回路は、N型半導体基板上に形成された半導体集積回路であって、前記第1導電型がN型で、前記第2導電型がP型である上記特徴の静電気放電保護装置を備えることを第5の特徴とする。
【0025】
本発明に係る半導体集積回路は、上記第5の特徴に加えて、更に、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第6の特徴とする。
【0026】
本発明に係る半導体集積回路は、上記第5の特徴に加えて、更に、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、前記静電気放電保護装置の前記第2不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第7の特徴とする。
【0027】
本発明に係る半導体集積回路は、上記第5の特徴に加えて、更に、前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを第8の特徴とする。
【0028】
上記第1乃至第4の特徴の半導体集積回路によれば、P型半導体基板上に形成される半導体集積回路に対して、静電気放電保護装置全体としてレイアウトサイズが縮小され、低ターンオン電圧で作動する高性能なサイリスタ構造の静電気保護装置を搭載できるため、静電気放電保護装置を集積することによるチップサイズの増大を抑制でき、半導体集積回路のチップコストを低減できるとともに、静電気放電により過電流または過電圧の印加から半導体集積回路の内部回路を保護できる。
【0029】
上記第5乃至第8の特徴の半導体集積回路によれば、N型半導体基板上に形成される半導体集積回路に対して、静電気放電保護装置全体としてレイアウトサイズが縮小され、低ターンオン電圧で作動する高性能なサイリスタ構造の静電気保護装置を搭載できるため、静電気放電保護装置を集積することによるチップサイズの増大を抑制でき、半導体集積回路のチップコストを低減できるとともに、静電気放電により過電流または過電圧の印加から半導体集積回路の内部回路を保護できる。
【0030】
特に、第2または第6の特徴の半導体集積回路によれば、基準電圧線に対して電源供給線に正の電荷、または、電源供給線に対して基準電圧線に負の電荷が流入する場合、電源供給線と基準電圧線間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、電源供給線と基準電圧線間に介装された半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
【0031】
また、第3または第7の特徴の半導体集積回路によれば、外部接続用の信号端子に対して電源供給線に正の電荷、または、電源供給線に対して外部接続用の信号端子に負の電荷が流入する場合、電源供給線と外部接続用の信号端子間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、電源供給線と外部接続用の信号端子に接続する半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
【0032】
また、第4または第8の特徴の半導体集積回路によれば、基準電圧線に対して外部接続用の信号端子に正の電荷、または、外部接続用の信号端子に対して基準電圧線に負の電荷が流入する場合、外部接続用の信号端子と基準電圧線間に介装された静電気放電保護装置が低抵抗迂回路として過電流を吸収するため、基準電圧線と外部接続用の信号端子に接続する半導体集積回路の内部回路への過電流または過電圧の印加が回避される。
【発明を実施するための最良の形態】
【0033】
次に、本発明に係る静電気放電保護装置と半導体集積回路(以下、適宜「本発明装置」と「本発明回路」と称す)について、図面を参照して説明する。
【0034】
〈第1実施形態〉
図1に、本発明装置の第1実施形態のサイリスタ構造の断面構造を模式的に示す。図1に示すように、本発明装置は、P型半導体基板1と、P型半導体基板1の表面に形成されるN型ウェル2と、P型半導体基板1の表面に形成されるN型ウェル2より高不純物濃度のN型カソード不純物領域6(第1不純物領域に相当)と、P型半導体基板1の表面に形成されるP型半導体基板1より高不純物濃度のP型コンタクト不純物領域7(第1コンタクト不純物領域に相当)と、N型ウェル2の表面上において下面がN型ウェル2の表面に接して形成されるP型アノード不純物領域4(第2不純物領域に相当)と、N型ウェル2の表面に形成されるN型ウェル2より高不純物濃度のN型コンタクト不純物領域5(第2コンタクト不純物領域に相当)と、P型半導体基板1とN型ウェル2の境界領域のP型半導体基板1とN型ウェル2の両表面に跨って形成されるN型ウェル2より高不純物濃度のN型境界不純物領域8と、を備えて構成される。また、P型半導体基板1とN型ウェル2の表面に形成される各不純物領域5〜8の隣接する相互間を分離するために、素子分離絶縁体3が設けられている。
【0035】
P型アノード不純物領域4、N型ウェル2、P型半導体基板1、N型カソード不純物領域6の4領域によってPNPN構造のサイリスタが形成され、P型アノード不純物領域4が当該サイリスタのアノード、N型カソード不純物領域6がカソードとなる。また、N型境界不純物領域8は、当該サイリスタがオン状態となるトリガー電圧(ターンオン電圧)を低電圧化するために設けられている。N型境界不純物領域8とP型半導体基板1はPN接合を形成しており、当該PN接合に逆バイアスが印加される際のブレークダウンによる電流がトリガーとなって、サイリスタがオン状態となる。
【0036】
P型アノード不純物領域4は、N型ウェル2の表面より上層に設けられた半導体層であり、多結晶シリコンまたは単結晶シリコンで既知の成膜方法により形成される。
【0037】
各不純物領域4〜8及び素子分離絶縁体3の上方には、層間絶縁膜9が形成されており、層間絶縁膜9上には、金属配線11〜14が形成されている。P型アノード不純物領域4は、P型アノード不純物領域4上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10aと金属配線11を介して、アノード端子23に接続している。N型コンタクト不純物領域5は、N型コンタクト不純物領域5上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10bと金属配線12を介して、N型ウェル端子24に接続している。N型カソード不純物領域6は、N型カソード不純物領域6上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10cと金属配線13を介して、カソード端子25に接続している。P型コンタクト不純物領域7は、P型コンタクト不純物領域7上の層間絶縁膜9を貫通するコンタクト孔に充填されたコンタクト金属10dと金属配線14を介して、P型半導体基板端子26に接続される。
【0038】
図13に示す従来のサイリスタ構造では、サイリスタのアノード領域であるP型高濃度不純物領域33とN型高濃度不純物領域8の間に両者を分離する素子分離絶縁体3を設け、P型高濃度不純物領域33とN型高濃度不純物領域8を電気的に絶縁している。本実施形態では、サイリスタのアノードであるP型アノード不純物領域4をN型ウェル2の表面より上層に形成して、P型アノード不純物領域4とN型境界不純物領域8を電気的に絶縁している。半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、例えば、P型アノード不純物領域4の側壁にシリサイドが形成されない絶縁膜を、堆積または酸化によって形成することによって、サイリスタのP型アノード不純物領域4とN型境界不純物領域8を電気的に絶縁することができる。素子分離絶縁体3の最小加工寸法は、絶縁膜厚よりも一般に大きいので、本実施形態のように、サイリスタのアノード領域となるP型アノード不純物領域4をN型ウェル2の表面より上層に形成することによって、両領域4a、8間に素子分離絶縁体3を設ける必要が無く、P型アノード不純物領域4とN型境界不純物領域8間を分離する距離を短縮することが可能となり、サイリスタの電流方向(図1上の左右方向)のレイアウトサイズを縮小することが可能となる。
【0039】
図2は、図1に示す本発明装置のサイリスタ構造を2次元プロセスシミュレータで作成し、2次元デバイスシミュレータで、その電流−電圧特性を計算し、アノード電流−アノード電圧特性を示したものである。このアノード電流−アノード電圧特性より、本実施形態のP型アノード不純物領域4をN型ウェル2の表面より上層に、N型ウェル2の表面に接するように形成したことで、N型境界不純物領域8とP型半導体基板1のPN接合の逆バイアス印加時のブレークダウン電圧で規定されるターンオン電圧よりも低電圧で大きな電流を流すことができるスナップバック特性を備えたサイリスタ構造の静電気放電保護装置が形成できることが分かる。
【0040】
〈第2実施形態〉
図3に、本発明装置の第2実施形態のサイリスタ構造の断面構造を模式的に示す。図3に示すように、本発明装置は、P型半導体基板1と、P型半導体基板1の表面に形成されるN型ウェル2と、P型半導体基板1の表面に形成されるN型ウェル2より高不純物濃度のN型カソード不純物領域6と、P型半導体基板1の表面に形成されるP型半導体基板1より高不純物濃度のP型コンタクト不純物領域7と、N型ウェル2と後述するN型境界不純物領域8の表面上において下面がN型ウェル2とN型境界不純物領域8の両表面に接して形成されるP型アノード不純物領域4aと、N型ウェル2の表面に形成されるN型ウェル2より高不純物濃度のN型コンタクト不純物領域5と、P型半導体基板1とN型ウェル2の境界領域のP型半導体基板1とN型ウェル2の両表面に跨って形成されるN型ウェル2より高不純物濃度のN型境界不純物領域8と、を備えて構成される。また、P型半導体基板1とN型ウェル2の表面に形成される各不純物領域5〜8の隣接する相互間を分離するために、素子分離絶縁体3が設けられている。
【0041】
P型アノード不純物領域4a、N型ウェル2、P型半導体基板1、N型カソード不純物領域6の4領域によってPNPN構造のサイリスタが形成され、P型アノード不純物領域4aが当該サイリスタのアノード、N型カソード不純物領域6がカソードとなる。また、N型境界不純物領域8は、当該サイリスタがオン状態となるトリガー電圧(ターンオン電圧)を低電圧化するために設けられている。N型境界不純物領域8とP型半導体基板1はPN接合を形成しており、当該PN接合に逆バイアスが印加される際のブレークダウンによる電流がトリガーとなって、サイリスタがオン状態となる。
【0042】
P型アノード不純物領域4aは、N型ウェル2の表面より上層に設けられた半導体層であり、多結晶シリコンまたは単結晶シリコンで既知の成膜方法により形成される。
【0043】
第2実施形態のP型アノード不純物領域4aは、第1実施形態のP型アノード不純物領域4と同様に、N型ウェル2の表面より上層に設けられているが、第1実施形態とのP型アノード不純物領域4とは異なり、N型ウェル2とN型境界不純物領域8の両表面に接して形成されている。P型アノード不純物領域4a以外の構成は、第1実施形態と同じであり、各不純物領域4a、5〜7と、アノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26との接続も、第1実施形態と同様であるので、重複する説明は割愛する。
【0044】
図13に示す従来のサイリスタ構造では、サイリスタのアノード領域であるP型高濃度不純物領域33とN型高濃度不純物領域8の間に両者を分離する素子分離絶縁体3を設け、P型高濃度不純物領域33とN型高濃度不純物領域8を電気的に絶縁している。第2実施形態では、サイリスタのアノードであるP型アノード不純物領域4aをN型ウェル2とN型境界不純物領域8の表面より上層に形成して、P型アノード不純物領域4aとN型境界不純物領域8を電気的に絶縁している。但し、P型アノード不純物領域4aとN型境界不純物領域8の界面にはPN接合が形成されている。半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、第2実施形態では、N型境界不純物領域8の上面がP型アノード不純物領域4aによって覆われるため、P型アノード不純物領域4aとN型境界不純物領域8の表面がサリサイド膜によって短絡されず、両領域4a、8を電気的に絶縁することができる。素子分離絶縁体3の最小加工寸法は、絶縁膜厚よりも一般に大きいので、第2実施形態のように、サイリスタのアノード領域となるP型アノード不純物領域4aをN型ウェル2とN型境界不純物領域8の両表面の上層に形成することによって、両領域4a、8間に素子分離絶縁体3を設ける必要が無く、しかも、第1実施形態と比べてP型アノード不純物領域4aとN型境界不純物領域8間を分離する距離を更に短縮することが可能となり、サイリスタの電流方向(図3上の左右方向)のレイアウトサイズを縮小することが可能となる。
【0045】
尚、本第2実施形態では、N型境界不純物領域8の上面がP型アノード不純物領域4aによって完全に覆われる場合を例示したが、N型境界不純物領域8の上面がP型アノード不純物領域4aによって部分的に覆われても構わない。この場合は、第1実施形態と同様に、半導体集積回路の製造プロセスで、サリサイド工程が使われる場合には、例えば、P型アノード不純物領域4の側壁にシリサイドが形成されない絶縁膜を、堆積または酸化によって形成することによって、サイリスタのP型アノード不純物領域4とN型境界不純物領域8を電気的に絶縁することができる。
【0046】
図4は、図3に示す本発明装置のサイリスタ構造を2次元プロセスシミュレータで作成し、2次元デバイスシミュレータで、その電流−電圧特性を計算し、アノード電流−アノード電圧特性を示したものである。このアノード電流−アノード電圧特性より、第2実施形態のP型アノード不純物領域4aをN型ウェル2とN型境界不純物領域8の両表面の上層に当該両表面に接するように形成したことで、N型境界不純物領域8とP型半導体基板1のPN接合の逆バイアス印加時のブレークダウン電圧で規定されるターンオン電圧よりも低電圧で大きな電流を流すことができるスナップバック特性を備えたサイリスタ構造の静電気放電保護装置が形成できることが分かる。また、第2実施形態では、P型アノード不純物領域4aの下部に、N型ウェル2よりもPN接合深さの浅いN型境界不純物領域8が存在する構造であるため、本発明装置のターンオン電圧は、図4に示すように、図13に示す従来のサイリスタ構造のターンオン電圧(31V:図15参照)や、P型アノード不純物領域4aとN型境界不純物領域8が接していない第1実施形態におけるターンオン電圧(27V:図2参照)よりも低電圧(15V)のターンオン電圧が得られ、半導体集積回路への過電圧印加を低減できる静電気放電保護装置を得ることができる。
【0047】
〈第3実施形態〉
次に、第1実施形態または第2実施形態の本発明装置を備えた半導体集積回路(本発明回路)について、図5〜図7を参照して説明する。ここで、本発明回路30は、本発明装置31及び本発明装置31を除く本発明回路30の内部回路32が、共通のP型半導体基板(図示せず)上に形成されているものとする。
【0048】
図5は、電源供給線28と基準電圧線29間の静電気放電保護回路として本発明装置31を本発明回路30内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置31のアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26の各端子と、本発明回路30の電源供給線28及び基準電圧線29との接続関係を示している。図5に示すように、本実施例では、アノード端子23とN型ウェル端子24は電源供給線28に接続され、カソード端子25とP型半導体基板端子26は基準電圧線29に接続されている。また、電源供給線28と基準電圧線29間には、静電気放電から保護される対象の内部回路32が接続されている。また、電源供給線28は外部から電源電圧の供給を受ける電源供給端子21に接続し、基準電圧線29は外部から基準電圧の供給を受ける基準電圧端子22に接続している。
【0049】
図5に示す本発明回路30では、電源供給端子21に基準電圧端子22を基準として静電気放電による正の電荷が流入する場合、或いは、基準電圧端子22に電源供給端子21を基準として静電気放電による負の電荷が流入する場合、本発明装置31のサイリスタがオン状態になって、電源供給端線28と基準電源線29間に低抵抗の迂回路が形成され、電源供給端子21から基準電圧端子22へ本発明装置31のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。また、電源供給端子21に基準電圧端子22を基準として静電気放電による負の電荷が流入する場合、或いは、基準電圧端子22に電源供給端子21を基準として静電気放電による正の電荷が流入する場合は、本発明装置31のP型半導体基板端子26とN型ウェル端子24間に存在するP型半導体基板1とN型ウェル2のPN接合からなるダイオードで順方向に電流を流すことができるので、基準電圧端子22から電源供給端子21へ本発明装置31のダイオードを介して、上記電荷による過電流を迂回させて流すことができる。
【0050】
図6は、電源供給線28と外部接続用の信号線27間の静電気放電保護回路として本発明装置31を本発明回路30内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置31のアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26の各端子と、本発明回路30の外部接続用の信号線27、電源供給線28及び基準電圧線29との接続関係を示している。図6に示すように、本実施例では、アノード端子23とN型ウェル端子24は電源供給線28に接続され、カソード端子25は外部接続用の信号線27に接続され、P型半導体基板端子26は基準電圧線29に接続されている。また、電源供給線28と基準電圧線29間には、静電気放電から保護される対象の内部回路32が接続され、外部接続用の信号線27は内部回路32内の回路素子(図示せず)と接続している。また、外部接続用の信号線27は外部接続用の信号端子20に接続し、電源供給線28は外部から電源電圧の供給を受ける電源供給端子21に接続し、基準電圧線29は外部から基準電圧の供給を受ける基準電圧端子22に接続している。
【0051】
図6に示す本発明回路30では、電源供給端子21に外部接続用の信号端子20を基準として静電気放電による正の電荷が流入する場合、或いは、外部接続用の信号端子20に電源供給端子21を基準として静電気放電による負の電荷が流入する場合、本発明装置31のサイリスタがオン状態になって、電源供給端線28と外部接続用の信号線27間に低抵抗の迂回路が形成され、電源供給端子21から外部接続用の信号端子20へ本発明装置31のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。
【0052】
図7は、基準電圧線29と外部接続用の信号線27間の静電気放電保護回路として本発明装置31を本発明回路30内に備える場合の実施例を模式的に示す回路ブロック図であり、本発明装置31のアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26の各端子と、本発明回路30の外部接続用の信号線27、電源供給線28及び基準電圧線29との接続関係を示している。図7に示すように、本実施例では、アノード端子23とN型ウェル端子24は外部接続用の信号線27に接続され、カソード端子25とP型半導体基板端子26は基準電圧線29に接続されている。また、電源供給線28と基準電圧線29間には、静電気放電から保護される対象の内部回路32が接続され、外部接続用の信号線27は内部回路32内の回路素子(図示せず)と接続している。また、外部接続用の信号線27は外部接続用の信号端子20に接続し、電源供給線28は外部から電源電圧の供給を受ける電源供給端子21に接続し、基準電圧線29は外部から基準電圧の供給を受ける基準電圧端子22に接続している。
【0053】
図7に示す本発明回路30では、外部接続用の信号端子20に基準電圧端子22を基準として静電気放電による正の電荷が流入する場合、或いは、基準電圧端子22に外部接続用の信号端子20を基準として静電気放電による負の電荷が流入する場合、本発明装置31のサイリスタがオン状態になって、外部接続用の信号線27と基準電圧端子22間に低抵抗の迂回路が形成され、外部接続用の信号端子20から基準電圧端子22へ本発明装置31のサイリスタを介して、上記電荷による過電流を迂回させて流すことができる。また、外部接続用の信号端子20に基準電圧端子22を基準として静電気放電による負の電荷が流入する場合、或いは、基準電圧端子22に外部接続用の信号端子20を基準として静電気放電による正の電荷が流入する場合は、本発明装置31のP型半導体基板端子26とN型ウェル端子24間に存在するP型半導体基板1とN型ウェル2のPN接合からなるダイオードで順方向に電流を流すことができるので、基準電圧端子22から外部接続用の信号端子20へ本発明装置31のダイオードを介して、上記電荷による過電流を迂回させて流すことができる。
【0054】
以上、図5〜図7を参照して本発明回路の実施例について説明したが、図5〜図7に例示した本発明装置31の配置方法を組み合わせて、本発明装置31を1つの半導体集積回路内に複数配置するのも好ましい。また、1つの外部接続用の信号線27に対して、図6に示す本発明装置31と図7に示す本発明装置31を組み合わせて両方を設けるようにしても構わない。
【0055】
〈別実施形態〉
上記第1及び第2実施形態の本発明装置では、半導体基板1の導電型(第1導電型)がP型で、ウェル2の導電型(第2導電型)がN型の場合を想定して説明したが、半導体基板1がN型で、ウェル2がP型であっても構わない。この場合、各不純物領域の導電型は、P型がN型に、N型がP型に夫々入れ替わり、アノード不純物領域とカソード不純物領域の位置が入れ替わり、アノード端子とカソード端子の位置が入れ替わり、ウェル端子と半導体基板端子の導電型の記載が入れ替わる。
【0056】
より具体的には、図1及び図3に示すP型半導体基板1、N型ウェル2、P型アノード不純物領域4,4a、N型コンタクト不純物領域5、N型カソード不純物領域6、P型コンタクト不純物領域7、N型境界不純物領域8は、図1に対応する図8及び図3に対応する図9において、記載順に、N型半導体基板41、P型ウェル42、N型カソード不純物領域44,44a、P型コンタクト不純物領域45、P型アノード不純物領域46、N型コンタクト不純物領域47、P型境界不純物領域48となる。また、図1及び図3に示すアノード端子23、N型ウェル端子24、カソード端子25、P型半導体基板端子26は、図8及び図9において、記載順に、カソード端子55、P型ウェル端子54、アノード端子53、N型半導体基板端子56となる。
【0057】
また、第3実施形態の図5〜図7に例示した本発明回路30に対応する、図8及び図9に示す本発明装置61を備えた半導体集積回路(本発明回路)60では、本発明装置61のアノード端子53、P型ウェル端子54、カソード端子55、N型半導体基板端子56の各端子と、本発明回路30の外部接続用の信号線27、電源供給線28及び基準電圧線29との間の接続関係が、夫々、図10〜図12に模式的に例示する接続関係となる。
【産業上の利用可能性】
【0058】
本発明は、静電気放電によって半導体集積回路に生じる過電流または過電圧から半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置、及び、静電気放電保護装置を備えた半導体集積回路に利用可能である。
【図面の簡単な説明】
【0059】
【図1】本発明に係る静電気放電保護装置のP型半導体基板を使用した第1実施形態の断面構造を模式的に示す概略断面図
【図2】図1に示す本発明に係る静電気放電保護装置の第1実施形態の断面構造における電流−電圧特性を示す特性図
【図3】本発明に係る静電気放電保護装置のP型半導体基板を使用した第2実施形態の断面構造を模式的に示す概略断面図
【図4】図3に示す本発明に係る静電気放電保護装置の第2実施形態の断面構造における電流−電圧特性を示す特性図
【図5】本発明に係るP型半導体基板を使用した半導体集積回路の図1または図3に示す静電気放電保護装置を用いた一構成例を模式的に示す回路ブロック図
【図6】本発明に係るP型半導体基板を使用した半導体集積回路の図1または図3に示す静電気放電保護装置を用いた他の構成例を模式的に示す回路ブロック図
【図7】本発明に係るP型半導体基板を使用した半導体集積回路の図1または図3に示す静電気放電保護装置を用いた他の構成例を模式的に示す回路ブロック図
【図8】本発明に係る静電気放電保護装置のN型半導体基板を使用した別実施形態の断面構造を模式的に示す概略断面図
【図9】本発明に係る静電気放電保護装置のN型半導体基板を使用した他の別実施形態の断面構造を模式的に示す概略断面図
【図10】本発明に係るN型半導体基板を使用した半導体集積回路の図8または図9に示す静電気放電保護装置を用いた一構成例を模式的に示す回路ブロック図
【図11】本発明に係るN型半導体基板を使用した半導体集積回路の図8または図9に示す静電気放電保護装置を用いた他の一構成例を模式的に示す回路ブロック図
【図12】本発明に係るN型半導体基板を使用した半導体集積回路の図8または図9に示す静電気放電保護装置を用いた他の一構成例を模式的に示す回路ブロック図
【図13】従来の静電気放電保護装置の断面構造の一例を模式的に示す概略断面図
【図14】図13に示す従来の静電気放電保護装置を備えた半導体集積回路の一構成例を模式的に示す回路ブロック図
【図15】図13に示す従来の静電気放電保護装置の断面構造における電流−電圧特性を示す特性図
【符号の説明】
【0060】
1: P型半導体基板
2: N型ウェル
3: 素子分離絶縁体
4、4a: P型アノード不純物領域(第2不純物領域)
5: N型コンタクト不純物領域(第2コンタクト不純物領域)
6: N型カソード不純物領域(第1不純物領域)
7: P型コンタクト不純物領域(第1コンタクト不純物領域)
8: N型境界不純物領域
9: 層間絶縁膜
10a〜10f: コンタクト金属
11〜16: 金属配線
20: 外部接続用の信号端子
21: 電源供給端子
22: 基準電圧端子
23: アノード端子
24: N型ウェル端子
25: カソード端子
26: P型半導体基板端子
27: 外部接続用の信号線
28: 電源供給線
29: 基準電圧線
30、60: 本発明に係る半導体集積回路
31、61: 本発明に係る静電気放電保護装置
32: 半導体集積回路の内部回路
33: 従来の静電気放電保護装置のP型高濃度不純物領域(アノード領域)
34: 従来の静電気放電保護装置
35: 従来の静電気放電保護装置のアノード端子
36: 従来の静電気放電保護装置のカソード端子
41: N型半導体基板
42: P型ウェル
44、44a: N型カソード不純物領域(第2不純物領域)
45: P型コンタクト不純物領域(第2コンタクト不純物領域)
46: P型アノード不純物領域(第1不純物領域)
47: N型コンタクト不純物領域(第1コンタクト不純物領域)
48: P型境界不純物領域
53: アノード端子
54: P型ウェル端子
55: カソード端子
56: N型半導体基板端子
【特許請求の範囲】
【請求項1】
静電気放電によって半導体集積回路に生じる過電流または過電圧から前記半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置であって、
前記半導体集積回路が形成される第1導電型の半導体基板と、
前記半導体基板表面に形成される前記第1導電型と逆導電型の第2導電型のウェルと、
前記半導体基板表面に形成される前記第2導電型で前記ウェルより高不純物濃度の前記サイリスタ構造のカソード及びアノードの一方となる第1不純物領域と、
前記半導体基板表面に形成される前記第1導電型で前記半導体基板より高不純物濃度の第1コンタクト不純物領域と、
前記ウェル表面上において下面が前記ウェル表面に接して形成される第1導電型で前記サイリスタ構造のカソード及びアノードの他方となる第2不純物領域と、
前記ウェル表面に形成される前記第2導電型で前記ウェルより高不純物濃度の第2コンタクト不純物領域と、
前記半導体基板と前記ウェルの境界領域の前記半導体基板表面と前記ウェル表面の両方に跨って形成される前記第2導電型で前記ウェルより高不純物濃度の境界不純物領域と、
を備えていることを特徴とする静電気放電保護装置。
【請求項2】
前記第2不純物領域が、多結晶シリコン、または、単結晶シリコンで形成されていることを特徴とする請求項1に記載の静電気放電保護装置。
【請求項3】
前記第2不純物領域が、前記ウェル表面と前記境界不純物領域の表面の両表面に跨って、当該両表面と接していることを特徴とする請求項1または2に記載の静電気放電保護装置。
【請求項4】
P型半導体基板上に形成された半導体集積回路であって、
前記第1導電型がP型で、前記第2導電型がN型である請求項1〜3の何れか1項に記載の静電気放電保護装置を備えることを特徴とする半導体集積回路。
【請求項5】
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項4に記載の半導体集積回路。
【請求項6】
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第1不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項4に記載の半導体集積回路。
【請求項7】
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項4に記載の半導体集積回路。
【請求項8】
N型半導体基板上に形成された半導体集積回路であって、
前記第1導電型がN型で、前記第2導電型がP型である請求項1〜3の何れか1項に記載の静電気放電保護装置を備えることを特徴とする半導体集積回路。
【請求項9】
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項8に記載の半導体集積回路。
【請求項10】
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第2不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項8に記載の半導体集積回路。
【請求項11】
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項8に記載の半導体集積回路。
【請求項1】
静電気放電によって半導体集積回路に生じる過電流または過電圧から前記半導体集積回路内の回路素子を保護するためのサイリスタ構造の静電気放電保護装置であって、
前記半導体集積回路が形成される第1導電型の半導体基板と、
前記半導体基板表面に形成される前記第1導電型と逆導電型の第2導電型のウェルと、
前記半導体基板表面に形成される前記第2導電型で前記ウェルより高不純物濃度の前記サイリスタ構造のカソード及びアノードの一方となる第1不純物領域と、
前記半導体基板表面に形成される前記第1導電型で前記半導体基板より高不純物濃度の第1コンタクト不純物領域と、
前記ウェル表面上において下面が前記ウェル表面に接して形成される第1導電型で前記サイリスタ構造のカソード及びアノードの他方となる第2不純物領域と、
前記ウェル表面に形成される前記第2導電型で前記ウェルより高不純物濃度の第2コンタクト不純物領域と、
前記半導体基板と前記ウェルの境界領域の前記半導体基板表面と前記ウェル表面の両方に跨って形成される前記第2導電型で前記ウェルより高不純物濃度の境界不純物領域と、
を備えていることを特徴とする静電気放電保護装置。
【請求項2】
前記第2不純物領域が、多結晶シリコン、または、単結晶シリコンで形成されていることを特徴とする請求項1に記載の静電気放電保護装置。
【請求項3】
前記第2不純物領域が、前記ウェル表面と前記境界不純物領域の表面の両表面に跨って、当該両表面と接していることを特徴とする請求項1または2に記載の静電気放電保護装置。
【請求項4】
P型半導体基板上に形成された半導体集積回路であって、
前記第1導電型がP型で、前記第2導電型がN型である請求項1〜3の何れか1項に記載の静電気放電保護装置を備えることを特徴とする半導体集積回路。
【請求項5】
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項4に記載の半導体集積回路。
【請求項6】
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第1不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項4に記載の半導体集積回路。
【請求項7】
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項4に記載の半導体集積回路。
【請求項8】
N型半導体基板上に形成された半導体集積回路であって、
前記第1導電型がN型で、前記第2導電型がP型である請求項1〜3の何れか1項に記載の静電気放電保護装置を備えることを特徴とする半導体集積回路。
【請求項9】
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項8に記載の半導体集積回路。
【請求項10】
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の電源供給線と電気的に接続し、
前記静電気放電保護装置の前記第2不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項8に記載の半導体集積回路。
【請求項11】
前記静電気放電保護装置の前記第1不純物領域と前記第1コンタクト不純物領域が、前記半導体集積回路の外部接続用の信号端子と電気的に接続し、
前記静電気放電保護装置の前記第2不純物領域と前記第2コンタクト不純物領域が、前記半導体集積回路の基準電圧線と電気的に接続していることを特徴とする請求項8に記載の半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2009−130025(P2009−130025A)
【公開日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願番号】特願2007−301534(P2007−301534)
【出願日】平成19年11月21日(2007.11.21)
【特許番号】特許第4245644号(P4245644)
【特許公報発行日】平成21年3月25日(2009.3.25)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願日】平成19年11月21日(2007.11.21)
【特許番号】特許第4245644号(P4245644)
【特許公報発行日】平成21年3月25日(2009.3.25)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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