【課題】ワイドギャップ半導体素子を動作させる半導体装置の動作方法であって、積層欠陥の発生による素子破壊を招くことなく簡単に実現できるものを提供すること。
【解決手段】この発明の半導体装置の動作方法では、ワイドギャップ半導体素子の通電開始時に通電電流Ｉを或る電流上昇率でゼロから定格電流Ｉｎまで上昇させる。ワイドギャップ半導体素子内の積層欠陥の発生によるワイドギャップ半導体素子の破壊を防止するように、通電電流Ｉをゼロから定格電流Ｉｎまで上昇させるソフトスタート時間ｔｓを０．５秒から１０秒までの範囲内に設定する。 （もっと読む）

【課題】 ベース層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、発光素子アレイ、発光装置および画像形成装置を提供することである。
【解決手段】 発光サイリスタは、基板上に第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されており、第３半導体層のバンドギャップは、第２半導体層のバンドギャップと略同一、かつ、第１および第４半導体層のバンドギャップより狭幅であり、第３半導体層は、基板側の第１領域と基板と反対側の第２領域とからなり、かつ、第１領域の不純物濃度は１×１０^１６（ｃｍ^−３）未満である。 （もっと読む）

【課題】ターンオン時に流れる主電流の電流密度を低くして、ターンオン時に破壊されにくい構造を有する３端子サイリスタを提供する。
【解決手段】ｐ型アノード層１１０における第２主面側にはアノード電極１３２が形成され、ｎ^＋型カソード領域１１６及びｐ^＋型第１オーミック領域１１８における第１主面側にはカソード電極１２８が形成され、ｐ^＋型第２オーミック領域１２０における第１主面側にはゲート電極１３０が形成された３端子サイリスタにおいて、ｐ型第２ベース層１１４におけるｎ^＋型カソード領域１１６、ｐ^＋型第１オーミック領域１１８及びｐ^＋型第２オーミック領域１２０よりも深い領域に、平面的に見てｐ^＋型第２オーミック領域１２０からｎ^＋型カソード領域１１６に延在するように、ｐ型第２ベース層１１４よりも高濃度のｐ型不純物を含有するｐ^＋型埋込拡散層１２２が形成されている３端子サイリスタ１００。 （もっと読む）

【課題】追加回路を省略して簡易かつ低コストに構成できる突入電流防止回路を提供する。

【解決手段】半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第２の導電型を有している第２の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする突入電流防止回路。 （もっと読む）

【課題】製造工程中に半導体基板に発生する欠陥を低減し、逆方向リーク電流を小さくすることが容易な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１１０を準備する半導体基板準備工程と、半導体基板１１０の第２主面にｎ型不純物を導入する不純物導入工程と、半導体基板１１０の第１主面にバリアメタル１１３を形成する金属薄膜形成工程と、半導体基板１１０の第２主面側から光エネルギーを照射して半導体基板１１０をバリアメタルの全部又は一部がシリサイド化される温度に加熱することで、不純物を活性化するとともに、バリアメタルの全部又は一部をシリサイド化するランプアニール工程とをこの順序で含む。 （もっと読む）

【課題】 静電気放電（ＥＳＤ）シリコン制御整流器（ＳＣＲ）構造体のための設計構造体及び方法を提供すること。
【解決手段】 設計構造体は、設計、製造、又は設計の試験のために機械可読媒体内で具現化される。設計構造体は、基板内に形成され第１及び第２のシリコン制御整流器（ＳＣＲ）を含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。 （もっと読む）

【課題】 ダイシングラインに沿って深部に至る深い不純物拡散領域を形成することによって必要な耐圧を確保する技術において、深い不純物拡散領域８を短時間の熱処理で製造可能な技術を提供する。
【解決手段】半導体基板４に不純物拡散領域を形成する際に、注入エネルギーを変えながら複数回に亘って不純物を注入する工程と、その後に半導体基板４を熱処理する工程を備えている。複数の深さＬ１〜Ｌ５に不純物を注入しておいてから熱処理をするので、深い不純物拡散領域８を短時間の熱処理で形成することができる。このバイポーラトランジスタ２の場合、複数の深さＬ１〜Ｌ５において不純物濃度のピークが観測される。 （もっと読む）

【課題】オフゲート電流によるサージ電圧によるアノードとゲートとの間の故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置を提供する。
【解決手段】このＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧をツェナーダイオード構造部６によって抑制できる。また、ｎ型ＳｉＣ基板１とｎ型ＳｉＣバッファ層２とｐ型ＳｉＣバッファ層３とｐ型ＳｉＣドリフト層４とｎ型ＳｉＣベース層５およびｐ型ＳｉＣアノード層７とｐ型ＳｉＣコンタクト層８が構成するＧＴＯ素子自体にツェナーダイオード構造部６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。 （もっと読む）

２層構造を少なくとも具備する、半導体基板（１）を備えたバイポーラパンチスルー半導体装置が提供される。層の１つは、第１の導電型のベース層（１０）である。基板は、第１の電気コンタクト（２）を備えた第１の主側面（１１）および第２の電気コンタクト（３）を備えた第２の主側面（１２）を具備する。第１の導電型のバッファ層（４）は、ベース層（１０）上に配置される。第１の導電型の第１の領域（５１、５１’）と第２の導電型の第２の領域（５２、５２’）とを交互に具備する第１の層（５）は、バッファ層（４）と第２の電気コンタクト（３）との間に配置される。第２の領域（５２、５２’）は、最大２μｍの深さおよび接合プロファイル（それは、最大１μｍで最大ドーピング濃度の９０％から１０％まで低下する）を備えた活性化領域である。 （もっと読む）

【課題】現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。構造と原理を根本的に見直し、高速化・低消費電力化・微細化を進展させる。
【解決手段】サブミクロンスケールの微細加工技術を用い、新しい原理と構造のトランジスタによる半導体集積回路を形成する。 （もっと読む）