【課題】プロセスの複雑化を招くことなく、サイリスタとしての機能を実現することの出
来る半導体装置を提供することを課題の一とする。
【解決手段】リセット動作及び初期化動作により所定の電位が記憶されたメモリ回路を有
する半導体装置において、トリガー信号の供給に応じて、メモリ回路の書き換えが行われ
る回路を設ける構成とする。そして、メモリ回路の書き換えにより、半導体装置に流れる
電流を負荷に流す構成とすることで、サイリスタとしての機能を実現しうる半導体装置と
する。 （もっと読む）

【課題】従来構造に比べて、レイアウト面積の増加を抑え、保護能力の大幅な低下を招くことなく、保持電圧Ｖｈを電源電圧以上の適正な電圧に制御する。
【解決手段】ＥＳＤ保護素子２１は、スナップバック特性を有するスナップバック特性素子としてのＳＣＲ素子と、このＳＣＲ素子に接続されて、スナップバック開始電圧Ｖｔ１を素子電圧分だけ加算すると共に保持電圧Ｖｈを該素子電圧の２倍高くするための電圧加算素子としてのダイオード１３とを有して、ダイオード１３の素子電圧を調整して、保持電圧Ｖｈを電源電圧Ｖｃｃ以上で被保護素子の耐電圧以下に調整する。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】例えばＳＩＴｈｙに適用した場合に、ゲート電極とカソード電極との短絡を防止すると共に、ゲート電流の増大、チャネル領域の面積の拡大を図る。
【解決手段】半導体基板１２の一主面に複数のランド２０と複数のグルーブ２２が形成されている。ランド２０の表面部にカソード領域２４が形成され、グルーブ２２の底部にゲート領域２６が形成されている。グルーブ２２内にゲート電極１６が形成され、ランド２０の上面にカソード電極１４が形成されている。ランド２０の上面とグルーブ２２の底面にわたって絶縁膜２８が形成されている。カソード電極１４の側面とゲート電極１６と絶縁膜２８とを覆うように層間絶縁膜３０が形成され、カソード電極１４上面と層間絶縁膜３０とを覆うように接続電極３２が形成されて各カソード電極１４が電気的に接続されている。グルーブ２２の側壁とゲート電極１６の側壁との間に絶縁膜２８のみが介在している。 （もっと読む）

【課題】耐電圧特性の温度依存性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔ２に、カソード端子Ｔ１に対して大きな電圧を印加したときに形成される空乏層ＤＬに、Ｎ型半導体領域Ｎ４から到達する電子が増加しないように、Ｎ型半導体領域Ｎ４を、不純物を高濃度に含む高濃度Ｎ型半導体領域Ｎ４ａと、高濃度Ｎ型半導体領域Ｎ４ａに比較して不純物を低濃度に含む低濃度Ｎ型半導体領域Ｎ４ｂとが交互に配置される構成とする。 （もっと読む）

【課題】耐電圧特性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔａに、カソード端子Ｔｋに対して大きな電圧を印加したときに形成される空乏層ＤＬの端部に、アノード層（Ｐ型エミッタ領域、Ｐ型半導体領域Ｐ２）から到達する正孔が増加しないように、アノード層の端部であるＰ型半導体領域Ｐ２ｂを、アノード層の中央部であるＰ型半導体領域Ｐ２ａに対して低濃度の不純物領域で形成する。 （もっと読む）

【課題】ホールド電圧を変化させずに、トリガー電圧のみを調節することができるようにする。
【解決手段】本実施形態における保護素子１０は、低濃度コレクタ層１０２、シンカー層１１０、高濃度コレクタ層１１２、エミッタ層１３０、高濃度ベース層１２２、ベース層１２０、第１導電型層１４０、及び第２導電型層１５０を有している。第２導電型層１５０は低濃度コレクタ層１０２に形成されており、ベース層１２０と第１導電型層１４０の間に位置している。第２導電型層１５０は低濃度コレクタ層１０２よりも不純物濃度が高い。 （もっと読む）

【課題】トレードオフの関係にある臨界オフ電圧上昇率ｄＶ／ｄｔとゲート感度との関係を改善した半導体装置を提供する。
【解決手段】少なくとも、ゲートトリガ電流Ｉ_ＧＴの経路となるベース層（Ｐ型ベース領域、Ｐ型半導体領域Ｐ１）のゲート電極Ｍ１ｂとのオーミック接触面である高濃度不純物層を、高融点金属シリサイド層ＬＭで形成する。 （もっと読む）

【課題】保持電流特性とブレークダウン電圧に影響を与えずに、点弧動作感度の高感度化を実現する片導通サイリスタ（半導体装置）を提供する。
【解決手段】片導通サイリスタ１００は、ｐ領域１とｎ領域２とｐ領域３とｎ領域４とが順に接合されるサイリスタ部１１０と、ｎ領域２とｐ領域３とが接合されたダイオード部１２０とを有する。片導通サイリスタ１００は、ダイオード部１２０におけるｎ領域２に接する第１のダイオード部表面Ｆ１２とダイオード部１２０におけるｐ領域３に接する第２のダイオード部表面Ｆ２２との間に形成され、サイリスタ部１１０が導通する動作過程を示す点弧動作の際に、第１のダイオード部表面Ｆ１２と第２のダイオード部表面Ｆ２２との間に流れる電流経路を、第１のダイオード部表面Ｆ１２と第２のダイオード部表面Ｆ２２との最短経路より長くさせるｎ領域５を備える。 （もっと読む）

【課題】均一なターンオフ動作をさせ、ターンオフ動作の失敗による素子の破壊を抑制可能な圧接型ＧＴＯサイリスタを提供することを目的とする。
【解決手段】本発明にかかる圧接型ＧＴＯサイリスタは、半導体基体１２と半導体基体１２上に平面視環状に配置されてカソード電極１８を形成するエレメントパターンと、環状の中央近傍において、半導体基体１２上に圧接されたゲート電極３８と、ゲート電極３８の所定方向の側面に接続されたゲートリード４４とを備え、環状の中心位置である第１平面中心Ａが、ゲート電極３８の平面視における中心位置である第２平面中心Ｂに対し、所定方向にずれて位置する。 （もっと読む）