半導体制御整流素子を有する電源回路及びこれを用いた電源装置
【課題】追加回路を省略して簡易かつ低コストに構成できる突入電流防止回路を提供する。
【解決手段】半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第２の導電型を有している第２の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする突入電流防止回路。
【解決手段】半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第２の導電型を有している第２の半導体領域と、
前記第１の半導体領域の一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする突入電流防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆阻止３端子サイリスタ即ち半導体制御整流素子（ＳＣＲ）を有する電源回路及びこれを用いた電源装置に関する。
【背景技術】
【０００２】
半導体制御整流素子（ＳＣＲ）は例えば特開２０００−２９４７６６号公報（特許文献１）等で公知である。従来の代表的な半導体制御整流素子（ＳＣＲ）は、図４に示すように半導体基体（半導体基板）１’と、カソード電極Ｔ１’と，アノード電極Ｔ２’と、ゲ−ト電極Ｇとを備えている。半導体基体１’は、第１及び第２のＮ型半導体領域Ｎ１，Ｎ２と、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２とから成る。半導体基体１’の第１のＮ型半導体領域Ｎ１は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基体１’の厚み方向の中央に配置され、比較的厚く且つ最も低い不純物濃度を有している。第１のＰ型半導体領域Ｐ１は、Ｐ型ベース領域と呼ぶこともできる領域であって、半導体基体１’の一方の主面２と第１のＮ型半導体領域Ｎ１との間に配置され且つ第１のＮ型半導体領域Ｎ１に隣接し且つその一部が半導体基体１’の一方の主面２に露出している。第２のＮ型半導体領域Ｎ２は、N型エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ１の中にＮ型不純物を選択的に拡散することによって島状に形成した領域であり、半導体基体１’の一方の主面２に露出している。第２のＰ型半導体領域Ｐ２は、Ｐ型エミッタ領域と呼ぶこともできる領域であって、第１のＮ形型半導体領域Ｎ１に隣接配置され且つ半導体基体１’の他方の主面３と第１のＮ型半導体領域Ｎ１との間に配置され且つ半導体基体１’の他方の主面３に露出している。カソード電極Ｔ１’は第２のＮ型半導体領域Ｎ２と第１のＰ型半導体領域Ｐ１とに接続されている。アノード電極Ｔ２’は第２のＰ型半導体領域Ｐ２に接続されている。ゲート電極Ｇは第１のＰ型半導体領域Ｐ１に接続されている。
【０００３】
図４の半導体制御整流素子をターンオンさせる時には、アノード電極Ｔ２’の電位がカソード電極Ｔ１’よりも高い期間に、ゲート電極Ｇの電位をカソード電極Ｔ１’よりも高くする。これにより、ゲート電極Ｇからカソード電極Ｔ１’に向って電流が流れ、この電流が第２のＮ型半導体領域Ｎ２の下の第１のＰ型半導体領域Ｐ１を通って流れ、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、この電圧降下が第２のＮ型半導体領域Ｎ２と第１のＰ型半導体領域Ｐ１との間のＰＮ接合のしきい値電圧よりも高くなると、第２のＮ型半導体領域Ｎ２から第１のＰ型半導体領域Ｐ１への電子の注入が開始し、半導体制御整流素子はオン状態に移行する。
半導体制御整流素子には、ｄｖ／ｄｔ誤動作の問題がある。次に、図４の半導体制御整流素子のｄｖ／ｄｔ誤動作を説明する。図４の半導体制御整流素子のカソード電極Ｔ１’を基準にしてアノード電極Ｔ２’が正電位になると、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔はカソード電極Ｔ１’に引き抜かれ、電子はアノード電極Ｔ２’に引き抜かれる。空乏層が形成される時の正孔の多くは、第１のＰ型半導体領域Ｐ１を通って横方向に流れる。この正孔の流れはゲート電極Ｇにトリガ信号を印加した時と同じである。もし、カソード電極Ｔ１’とアノード電極Ｔ２’との間に印加する電圧の立ち上がりが遅ければ、即ちｄｖ／ｄｔが小さい場合には、単位時間当たりに排出されるキャリア（正孔）が少なく、第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアス状態にならない。これに対し、カソード電極Ｔ１’とアノード電極Ｔ２’との間に印加する電圧の立ち上がりが速く、即ちｄｖ／ｄｔが大きい場合には、単位時間当たりに排出されるキャリア（正孔）が多くなり、トリガ信号を印加した時と同じように第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスとなり、第２のＮ型半導体領域Ｎ２から電子が第１のＰ型半導体領域Ｐ１に注入され、半導体制御整流素子が誤ってオン状態になる。
【０００４】
ところで、正孔のカソード電極Ｔ１’への引き抜きは第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積が大きいほど良好である。即ち、カソード電極Ｔ１’の第１のＰ型半導体領域Ｐ１に対する接触面積が大きいと、第１のＰ型半導体領域Ｐ１における正孔濃度の上昇を抑えることができ、ｄｖ／ｄｔによる半導体制御整流素子の誤ったオン状態を防ぐことができる。しかし、図４の従来の半導体制御整流素子では、半導体基体１’の一方の主面にはゲート電極Ｇが配置され且つ第２のＮ型半導体領域Ｎ２を小さくすると、ゲートトリガ感度が小さくなってしまうので、第２のＮ型半導体領域Ｎ２の幅を狭くすることができず、その結果、カソード電極Ｔ１’の第１のＰ型半導体領域Ｐ１に対する接触面積が制限され、ｄｖ／ｄｔ誤動作耐量をさほど大きくすることができなかった。
【０００５】
また、半導体制御整流素子に対して、カソード電極Ｔ１’の電位を基準にしてアノード電極Ｔ２’及びゲート電極Gを負電位にしてターンオンさせることができる半導体制御整流素子が要求されることがある。図４のＰゲート型半導体制御整流素子は上記要求に応えることができない。もし、図４の各半導体領域の導電型を逆にしてNゲート型半導体制御整流素子を構成すると、上記要求に応えることができる。しかし、Nゲート型半導体制御整流素子に対してもｄｖ／ｄｔ誤動作耐量の向上が要求されている。
【０００６】
半導体制御整流素子は、電源装置の突入電流防止回路に用いることができる。一例として、突入電流防止回路を用いたコンデンサインプット型の平滑回路について説明する。
【０００７】
図６は、従来の突入電流防止回路を設けた平滑回路の構成を示す図である。従来の突入電流防止回路を設けた平滑回路は、交流電源Ｖａｃの両端にダイオードブリッジＤＢの入力端が接続され、ダイオードブリッジＤＢの一方の出力端にサイリスタＳＣＲ１のアノード電極Ｔ２’と抵抗Ｒ１の一端とが接続され、サイリスタＳＣＲ１のカソード電極Ｔ１’及び抵抗Ｒ１の他端とダイオードブリッジＤＢの他方の出力端との間に平滑コンデンサＣ１が接続される。サイリスタＳＣＲ１と抵抗Ｒ１との並列回路が突入電流防止回路を構成する。さらに、サイリスタＳＣＲ１のゲート電極Ｇとカソード電極Ｔ１’との間に制御回路ＣＮＴと抵抗Ｒ２及びコンデンサＣ２を並列接続したフィルタ回路とが接続される。
【０００８】
従来の突入電流防止回路を設けた平滑回路において、電源投入直後は、サイリスタＳＣＲ１がオフ状態であるため、Ｖａｃ→ＤＢ→Ｒ１→Ｃ１→ＤＢ→Ｖａｃという経路で突入電流が流れ、抵抗Ｒ１が突入電流を低減する。その後、平滑コンデンサＣ１が充電されると、サイリスタＳＣＲ１がターンオンするため、Ｖａｃ→ＤＢ→ＳＣＲ１→Ｃ１→ＤＢ→Ｖａｃという経路で電流が流れるようになる。
【０００９】
ところで、半導体制御整流素子には上述したようにｄｖ／ｄｔ誤動作耐量の問題があるため、誤動作を防止するためにフィルタ回路を追加しなければならず、平滑回路の構成が複雑かつ高コストになるという問題点があった。このような問題は、平滑回路に限らず突入電流防止回路を有する電源装置において起こりうるものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−２９４７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、簡易かつ低コストに構成できる電源装置が要求されていることであり、本発明の目的は、追加回路を省略してこの要求に応えることができる突入電流防止回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決し上記目的を達成するために、本発明に係わる突入電流防止回路は、半導体基体（１）と、該半導体基体（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基体（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域（Ｎ１）と、
前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基体（１）の前記一方の主面（２）に露出する部分を有し且つ前記第１導電型と反対の第２の導電型を有している第２の半導体領域（Ｐ１）と、
前記第２の半導体領域（Ｐ１）と前記半導体基体（１）の前記一方の主面（２）との間に配置され且つ前記第１の半導体領域（Ｎ１）の前記一方の主面（２）に露出する部分を有し且つ第１の導電型を有している第５の半導体領域（Ｎ３）とから成る前記半導体基体（１）を備え、
前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）のみに接続され、
前記ゲート電極（Ｇ）は前記第５の半導体領域（Ｎ３）及び前記第２の半導体領域（Ｐ１）に接続されることを特徴とする。
【発明の効果】
【００１３】
本発明に従う突入電流防止回路によれば、追加回路を省略できる突入電流防止回路を提供し、簡易且つ低コストに構成できる電源装置を構成することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に従う実施例１のサイリスタを示す平面図である。
【図２】図１の半導体基体の底面図である。
【図３】図１のＡ−Ａ線に相当する部分を示す断面図である。
【図４】従来のサイリスタを示す断面図である。。
【図５】本発明に従う実施例２の平滑回路の構成を示す図である。
【図６】従来の平滑回路の構成を示す図である。
【発明を実施するための形態】
【００１５】
次に、図１〜図３及び図５を参照して本発明の実施形態を説明する。
【実施例１】
【００１６】
図１〜図３に示す本発明の実施例１に従う半導体制御整流素子（ＳＣＲ）即ち逆阻止３端子サイリスタ（以下、単にサイリスタと呼ぶ。）は、図３に示すように例えばシリコンから成る半導体基体１と、第１の主電極（アノード電極）Ｔ１と，第２の主電極（カソード電極）Ｔ２と、ゲ−ト電極Ｇとを備えている。図１〜図３に示す本発明の実施例１に従うサイリスタは、第２のＮ型半導体領域Ｎ２が半導体基体（半導体基板）１の他方の主面３に露出するように配置されている点で図４の従来のサイリスタと相違している。
【００１７】
図３に示す半導体基体１は、第１、第２及び第３のＮ型半導体領域Ｎ１，Ｎ２，Ｎ３と、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２とから成る。本願の請求項における第１〜第５の半導体領域と図１〜図３の実施例１の第１、第２及び第３のＮ型半導体領域Ｎ１，Ｎ２，Ｎ３並びに第１及び第２のＰ型半導体領域Ｐ１，Ｐ２との対応関係は次の通りである。第１の半導体領域は第１のＮ型半導体領域Ｎ１、第２の半導体領域は第１のＰ型半導体領域Ｐ１、第３の半導体領域は第２のＰ型半導体領域Ｐ２、第４の半導体領域は第２のＮ型半導体領域Ｎ２、第５の半導体領域は第３のＮ型半導体領域Ｎ３に対応している。
【００１８】
半導体基体１の第１導電型の第１の半導体領域として第１のＮ型半導体領域Ｎ１は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基体１の厚み方向の中央に配置され且つ領域Ｎ１〜Ｎ３及びＰ１，Ｐ２の中で最も低い不純物濃度を有している。第１のＮ型半導体領域Ｎ１は領域Ｎ１〜Ｎ３及びＰ１、Ｐ２の中で最も厚く形成されていることが望ましい。
【００１９】
第１のＰ型半導体領域Ｐ１は、Ｐ型エミッタ領域と呼ぶこともできる領域であって、半導体基体１の一方の主面２と第１のＮ型半導体領域Ｎ１との間に配置され且つ第１のＮ型半導体領域Ｎ１に隣接し且つその大部分が半導体基体１の一方の主面２に露出している。第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１との間のＰＮ接合は半導体基体１の一方の主面２に平行に伸びている。なお、第１のＰ型半導体領域Ｐ１は第１のＮ型半導体領域Ｎ１にＰ型不純物を拡散することによって形成されている。
【００２０】
第２のＰ型半導体領域Ｐ２は、Ｐ型ベース領域と呼ぶこともできる領域であって、第１のＮ形型半導体領域Ｎ１に隣接配置され且つ半導体基体１の他方の主面３と第１のＮ型半導体領域Ｎ１との間に配置され且つその一部が半導体基体１の他方の主面３に露出している。第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１との間のＰＮ接合は半導体基体１の他方の主面３に平行に伸びている。なお、第２のＰ型半導体領域Ｐ２は第１のＮ型半導体領域Ｎ１にＰ型不純物を拡散することによって形成されている。
【００２１】
第２のＮ型半導体領域Ｎ２は、N型主エミッタ領域と呼ぶこともできる領域であって、第２のＰ型半導体領域Ｐ２の中にＮ型不純物を選択的に拡散することによって島状に形成した領域であり、第２のＰ型半導体領域Ｐ２に隣接し且つ図２に示すように半導体基体１の他方の主面３の大部分に露出している。本発明に従う第２のＮ型半導体領域Ｎ２は、半導体基体１の他方の主面３側に配置されており、図４の第２のＮ型半導体領域Ｎ２の配置と異なる。
【００２２】
第３のＮ型半導体領域Ｎ３は、補助サイリスタのN型エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ１の中にＮ型不純物を選択的に拡散することによって形成した領域であって、横方向に延びる部分と縦方向に延びる部分とを有し、第１のＰ型半導体領域Ｐ１に隣接し、且つ半導体基体１の一方の主面２に露出している。この第３のＮ型半導体領域Ｎ３は、第２のＮ型半導体領域Ｎ２よりも大幅に小さい面積に形成され、図１から明らかなように平面的に見て四角形の一つの角の近傍に配置され、且つ点線で示す第２のＮ型半導体領域Ｎ２の中に配置されている。なお、第３のＮ型半導体領域Ｎ３の一部が平面的に見て第２のＮ型半導体領域Ｎ２の外にはみ出ていても差し支えない。また、第３のＮ型半導体領域Ｎ３の平面形状をコ字状に変形することもできる。
【００２３】
金属から成る第１の主電極Ｔ１はアノード電極として機能するものであり、図１及び図３に示すように半導体基体１の一方の主面２の大部分に配置され、第１のＰ型半導体領域Ｐ１のみに接続されている。金属から成る第２の主電極Ｔ２はカソード電極として機能するものであり、図３に示すように半導体基体１の他方の主面３の全体又はほぼ全体に配置され、第２のＰ型半導体領域Ｐ２及び第２のN型半導体領域Ｎ２に接続されている。
【００２４】
ゲート電極Ｇは図１及び図３に示すように半導体基体１の一方の主面２に配置され、第１のＰ型半導体領域Ｐ１及び第３のN型半導体領域Ｎ３に接続されている。更に詳しくは、ゲート電極Ｇの第１のＰ型半導体領域Ｐ１に対する接続位置は、平面的に見てゲート電極Ｇと第１の主電極Ｔ１との間に第３のＮ型半導体領域Ｎ３が位置するように決定され、且つ第１の主電極Ｔ１とゲート電極Ｇとの最短距離が第１の主電極Ｔ１と第３のN型半導体領域Ｎ３との最短距離よりも長くなるようにゲート電極Ｇが配置されている。このため、第１の主電極Ｔ１とゲート電極Ｇとの間を流れるゲートトリガ電流ＩGTは第１のＰ型半導体領域Ｐ１における第１のN型半導体領域Ｎ１と第３のN型半導体領域Ｎ３との間の部分、即ち、第３のN型半導体領域Ｎ３の下を通る。
【００２５】
図３の実施例１のサイリスタにおいて、第１の主電極Ｔ１を基準にして第２の主電極Ｔ２を負電位とすると共にゲート電極Ｇを負電位にすると、サイリスタはターンオンする。なお、第１の主電極Ｔ１と第２の主電極Ｔ２との間の電圧は、第１の主電極Ｔ１とゲート電極Ｇとの間の電圧よりも高く設定される。次にサイリスタのターンオン動作を詳しく説明する。
（１）第１の主電極Ｔ１、第２の主電極Ｔ２、及びゲート電極Ｇの電位を上記のように設定すると、先ず第１の主電極Ｔ１からゲート電極Ｇに向って正孔を多数キャリアとする電流からなるゲートトリガ電流ＩGTが流れる。このゲートトリガ電流ＩGTは第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１を通って流れる。
（２）これにより、第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第３のＮ半導体領域Ｎ３と第１のＰ型半導体領域Ｐ１との間のPN接合が順バイアス状態となり、第３のＮ型半導体領域Ｎ３から第１のＰ型半導体領域Ｐ１に電子が注入される。
（３）第１のＰ型半導体領域Ｐ１に注入された電子の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積され、第１のＮ型半導体領域Ｎ１の電位が下がる。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔が流れ込む。この正孔は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第２のＮ型半導体領域Ｎ２と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第２のＮ型半導体領域Ｎ２から電子が第２のＰ型半導体領域Ｐ２に注入され、この電子が第１のＮ型半導体領域Ｎ１に入り込む。これにより、ゲート機構部分におけるＮ３，Ｐ１，Ｎ１，Ｐ２、Ｎ２で示されている５つの半導体領域（補助サイリスタ領域）が導通状態になる。
（５）第２のＮ型半導体領域Ｎ２から第２のＰ型半導体領域Ｐ２に注入された電子の一部は第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１とを通って第１の主電極Ｔ１に至る。換言すれば、ゲート機構部分（補助サイリスタ領域）の導通状態がＰ１，Ｎ１，Ｐ２、Ｎ３で示されている４つの半導体領域から成るサイリスタ部分に波及し、第１の主電極Ｔ１と第２の主電極Ｔ２との間がオン状態になる。
（６）サイリスタのオン状態は第１の主電極Ｔ１と第２の主電極Ｔ２との間の電流が保持電流よりも小さくなるまで保持される。
【００２６】
図３の実施例１のサイリスタにおいても、ｄｖ／ｄｔによる誤動作の問題がある。ｄｖ／ｄｔによる誤動作を、第１の主電極Ｔ１と第２の主電極Ｔ２との間に、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧が印加された時と、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧が印加された時とに分けて説明する。
【００２７】
先ず、オフ期間において、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧がサイリスタに印加された時には、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔は第１の主電極Ｔ１に引き抜かれ、電子は第２の主電極Ｔ２に引き抜かれる。正孔の第１の主電極Ｔ１への引き抜きは第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１との間の接触面積が大きいほど良好である。半導体基体１の一方の主面２の大部分に第１のＰ型半導体領域Ｐ１が露出し、第１のＰ型半導体領域Ｐ１に対する第１の主電極Ｔ１の接触面積は図４の従来のサイリスタのそれよりも大きいので、図３の本発明に従うサイリスタにおける正孔の第１の主電極Ｔ１への引き抜きは、図４の従来のサイリスタにおける正孔の第１の主電極Ｔ１への引き抜きよりも迅速且つ円滑に行われる。更に第３のＮ型半導体領域Ｎ３は第２のＮ型半導体領域Ｎ２よりも大幅に小さい面積で形成されているため、ゲート機構部分を構成している第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１を流れる正孔による電圧降下が小さい。この結果、オフ期間に第３のＮ型半導体領域Ｎ３と第１のＰ型半導体領域Ｐ１の間のＰＮ接合が順バイアス状態にならず、サイリスタが誤ってオン状態にならない。これは、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧（逆方向電圧）がサイリスタに印加された時におけるｄｖ／ｄｔ誤動作耐量が図４の従来のサイリスタの同様なｄｖ／ｄｔ誤動作耐量よりも大きいことを意味する。
【００２８】
次に、オフ期間において、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧（正方向電圧）がサイリスタに印加された時には、第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔は第２の主電極Ｔ２に引き抜かれ、電子は第１の主電極Ｔ１に引き抜かれる。正孔の第２の主電極Ｔ２への引き抜きは第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２との間の接触面積が大きいほど良好である。半導体基体１の他方の主面３には第２のＮ型半導体領域Ｎ２が配置されているので、第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２との間の接触面積の増大が制限されている。しかし、図３の本実施例では半導体基体１の他方の主面３にゲート電極Ｇが配置されないので、第２のＰ型半導体領域Ｐ２に対する第２の主電極Ｔ２の接触面積を比較的大きくすることができる。これにより、第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２との間のＰＮ接合が逆バイアス状態になる電圧がサイリスタに印加された時に、第２のＰ型半導体領域Ｐ２と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアス状態になるような多量な正孔（単位面積当たり）が第２のＰ型半導体領域Ｐ２に流れない。従って、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧（正方向電圧）がサイリスタに印加された時のｄｖ／ｄｔ誤動作耐量も比較的高い。
【００２９】
なお、図３の第２のＰ型半導体領域Ｐ２と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスされることによるサイリスタの誤動作は、従来例を示す図４の第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスされることによるサイリスタの誤動作と対比して考察することができる。図４の場合には、半導体基板１’の一方の主面２にゲート電極Ｇが配置されているので、第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積が制限される。これに対し、図３の場合には、半導体基板１の他方の主面３にゲート電極Ｇが配置されていないので、第２の主電極Ｔ２の第２のＰ型半導体領域Ｐ２に対する接触面積がゲート電極Ｇによって制限されず、図４の第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積よりも大きくすることができる。このため、図３のサイリスタのｄｖ／ｄｔ誤動作耐量は図４のそれよりも大きくなる。ちなみにこの時の図３のサイリスタのｄｖ/ｄｔ誤動作耐量は、図４のそれよりも感度が同じ場合でも約５倍大きくなる。
【００３０】
本実施例は上記ｄｖ／ｄｔ誤動作耐量を向上させる効果の他に、第１の主電極T１を基準にして第２の主電極T２及びゲート電極Gを負電位としてターンオンすることが可能なサイリスタを、N型半導体基板を使用して形成することができる。半導体基体１の中央に最も厚く且つ最も不純物濃度が小さい第１のＮ型半導体領域Ｎ１を配置したサイリスタは、実施例と導電型を逆にした従来のサイリスタ即ちP型半導体基板を使用したサイリスタよりも高速に動作することができる。即ち、第１のＮ型半導体領域Ｎ１は電子が少数キャリアとなるので、正孔が少数キャリアの場合よりもサイリスタの高速動作が可能になる。
【実施例２】
【００３１】
図５に示す本発明の実施例２に従うサイリスタを有する突入電流防止回路を設けた平滑回路は、交流電源Ｖａｃの両端にダイオードブリッジＤＢの入力端が接続され、ダイオードブリッジＤＢの一方の出力端とサイリスタＳＣＲ２のアノード及び抵抗Ｒ２の一端との間に平滑コンデンサＣ１が接続され、サイリスタＳＣＲ２のカソード電極Ｔ２と抵抗Ｒ２の他端とはダイオードブリッジＤＢの他方の出力端に接続される。サイリスタＳＣＲ２と抵抗Ｒ１との並列回路が本発明に係る突入電流防止回路を構成する。さらに、サイリスタＳＣＲ２のゲート電極Ｇとアノード電極Ｔ１との間に制御回路ＣＮＴが接続される。
【００３２】
本発明に係るサイリスタは、上述したように従来のサイリスタよりもｄｖ／ｄｔ誤動作耐量が大きいという特徴を有するため、誤動作を防止するためのフィルタ回路が不要である。そのため、突入電流防止回路及びこれを用いた平滑回路を簡易かつ低コストに構成できる。
【００３３】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） 各半導体領域Ｎ１、Ｎ２、Ｎ３、Ｐ１、Ｐ２、及び第１及び第２の主電極Ｔ１，Ｔ２、ゲート電極Ｇのパタ−ンを任意に変形することができる。例えば、第１のＰ型半導体領域Ｐ１を第１のＮ型半導体領域Ｎ１の中に島状に形成することができる。また、第１のＮ型半導体領域Ｎ１を第２のＰ型半導体領域Ｐ２の中に島状に形成し、第２のＰ型半導体領域Ｐ２を半導体基体１の一方の主面２に露出させることができる。また、平面的に見て第３のＮ型半導体Ｎ３及びゲート電極Ｇを第１のＰ型半導体領域Ｐ１のほぼ中央に形成することもできる。
（２） 各半導体領域Ｎ１、Ｎ２、Ｎ３、Ｐ１、Ｐ２の導電型を実施例と逆にすることができる。
（３） 本発明に係る突入電流防止回路は、コンデンサインプット型の平滑回路に限定されるものではなく種々の電源装置に設けることができる。
【符号の説明】
【００３４】
１ 半導体基体
Ｔ１ 第１の主電極
Ｔ２ 第２の主電極
Ｇ ゲート電極
Ｎ１ 第１のＮ型半導体領域（第１の半導体領域）
Ｐ１ 第１のＰ型半導体領域（第２の半導体領域）
Ｐ２ 第２のＰ型半導体領域（第３の半導体領域）
Ｎ２ 第２のＮ型半導体領域（第４の半導体領域）
Ｎ３ 第３のＮ型半導体領域（第５の半導体領域）
Ｖａｃ 交流電源
ＤＢ ダイオードブリッジ
ＳＣＲ サイリスタ
Ｒ１、Ｒ２ 抵抗
Ｃ１、Ｃ２ コンデンサ
ＣＮＴ 制御回路
【技術分野】
【０００１】
本発明は、逆阻止３端子サイリスタ即ち半導体制御整流素子（ＳＣＲ）を有する電源回路及びこれを用いた電源装置に関する。
【背景技術】
【０００２】
半導体制御整流素子（ＳＣＲ）は例えば特開２０００−２９４７６６号公報（特許文献１）等で公知である。従来の代表的な半導体制御整流素子（ＳＣＲ）は、図４に示すように半導体基体（半導体基板）１’と、カソード電極Ｔ１’と，アノード電極Ｔ２’と、ゲ−ト電極Ｇとを備えている。半導体基体１’は、第１及び第２のＮ型半導体領域Ｎ１，Ｎ２と、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２とから成る。半導体基体１’の第１のＮ型半導体領域Ｎ１は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基体１’の厚み方向の中央に配置され、比較的厚く且つ最も低い不純物濃度を有している。第１のＰ型半導体領域Ｐ１は、Ｐ型ベース領域と呼ぶこともできる領域であって、半導体基体１’の一方の主面２と第１のＮ型半導体領域Ｎ１との間に配置され且つ第１のＮ型半導体領域Ｎ１に隣接し且つその一部が半導体基体１’の一方の主面２に露出している。第２のＮ型半導体領域Ｎ２は、N型エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ１の中にＮ型不純物を選択的に拡散することによって島状に形成した領域であり、半導体基体１’の一方の主面２に露出している。第２のＰ型半導体領域Ｐ２は、Ｐ型エミッタ領域と呼ぶこともできる領域であって、第１のＮ形型半導体領域Ｎ１に隣接配置され且つ半導体基体１’の他方の主面３と第１のＮ型半導体領域Ｎ１との間に配置され且つ半導体基体１’の他方の主面３に露出している。カソード電極Ｔ１’は第２のＮ型半導体領域Ｎ２と第１のＰ型半導体領域Ｐ１とに接続されている。アノード電極Ｔ２’は第２のＰ型半導体領域Ｐ２に接続されている。ゲート電極Ｇは第１のＰ型半導体領域Ｐ１に接続されている。
【０００３】
図４の半導体制御整流素子をターンオンさせる時には、アノード電極Ｔ２’の電位がカソード電極Ｔ１’よりも高い期間に、ゲート電極Ｇの電位をカソード電極Ｔ１’よりも高くする。これにより、ゲート電極Ｇからカソード電極Ｔ１’に向って電流が流れ、この電流が第２のＮ型半導体領域Ｎ２の下の第１のＰ型半導体領域Ｐ１を通って流れ、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、この電圧降下が第２のＮ型半導体領域Ｎ２と第１のＰ型半導体領域Ｐ１との間のＰＮ接合のしきい値電圧よりも高くなると、第２のＮ型半導体領域Ｎ２から第１のＰ型半導体領域Ｐ１への電子の注入が開始し、半導体制御整流素子はオン状態に移行する。
半導体制御整流素子には、ｄｖ／ｄｔ誤動作の問題がある。次に、図４の半導体制御整流素子のｄｖ／ｄｔ誤動作を説明する。図４の半導体制御整流素子のカソード電極Ｔ１’を基準にしてアノード電極Ｔ２’が正電位になると、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔はカソード電極Ｔ１’に引き抜かれ、電子はアノード電極Ｔ２’に引き抜かれる。空乏層が形成される時の正孔の多くは、第１のＰ型半導体領域Ｐ１を通って横方向に流れる。この正孔の流れはゲート電極Ｇにトリガ信号を印加した時と同じである。もし、カソード電極Ｔ１’とアノード電極Ｔ２’との間に印加する電圧の立ち上がりが遅ければ、即ちｄｖ／ｄｔが小さい場合には、単位時間当たりに排出されるキャリア（正孔）が少なく、第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアス状態にならない。これに対し、カソード電極Ｔ１’とアノード電極Ｔ２’との間に印加する電圧の立ち上がりが速く、即ちｄｖ／ｄｔが大きい場合には、単位時間当たりに排出されるキャリア（正孔）が多くなり、トリガ信号を印加した時と同じように第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスとなり、第２のＮ型半導体領域Ｎ２から電子が第１のＰ型半導体領域Ｐ１に注入され、半導体制御整流素子が誤ってオン状態になる。
【０００４】
ところで、正孔のカソード電極Ｔ１’への引き抜きは第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積が大きいほど良好である。即ち、カソード電極Ｔ１’の第１のＰ型半導体領域Ｐ１に対する接触面積が大きいと、第１のＰ型半導体領域Ｐ１における正孔濃度の上昇を抑えることができ、ｄｖ／ｄｔによる半導体制御整流素子の誤ったオン状態を防ぐことができる。しかし、図４の従来の半導体制御整流素子では、半導体基体１’の一方の主面にはゲート電極Ｇが配置され且つ第２のＮ型半導体領域Ｎ２を小さくすると、ゲートトリガ感度が小さくなってしまうので、第２のＮ型半導体領域Ｎ２の幅を狭くすることができず、その結果、カソード電極Ｔ１’の第１のＰ型半導体領域Ｐ１に対する接触面積が制限され、ｄｖ／ｄｔ誤動作耐量をさほど大きくすることができなかった。
【０００５】
また、半導体制御整流素子に対して、カソード電極Ｔ１’の電位を基準にしてアノード電極Ｔ２’及びゲート電極Gを負電位にしてターンオンさせることができる半導体制御整流素子が要求されることがある。図４のＰゲート型半導体制御整流素子は上記要求に応えることができない。もし、図４の各半導体領域の導電型を逆にしてNゲート型半導体制御整流素子を構成すると、上記要求に応えることができる。しかし、Nゲート型半導体制御整流素子に対してもｄｖ／ｄｔ誤動作耐量の向上が要求されている。
【０００６】
半導体制御整流素子は、電源装置の突入電流防止回路に用いることができる。一例として、突入電流防止回路を用いたコンデンサインプット型の平滑回路について説明する。
【０００７】
図６は、従来の突入電流防止回路を設けた平滑回路の構成を示す図である。従来の突入電流防止回路を設けた平滑回路は、交流電源Ｖａｃの両端にダイオードブリッジＤＢの入力端が接続され、ダイオードブリッジＤＢの一方の出力端にサイリスタＳＣＲ１のアノード電極Ｔ２’と抵抗Ｒ１の一端とが接続され、サイリスタＳＣＲ１のカソード電極Ｔ１’及び抵抗Ｒ１の他端とダイオードブリッジＤＢの他方の出力端との間に平滑コンデンサＣ１が接続される。サイリスタＳＣＲ１と抵抗Ｒ１との並列回路が突入電流防止回路を構成する。さらに、サイリスタＳＣＲ１のゲート電極Ｇとカソード電極Ｔ１’との間に制御回路ＣＮＴと抵抗Ｒ２及びコンデンサＣ２を並列接続したフィルタ回路とが接続される。
【０００８】
従来の突入電流防止回路を設けた平滑回路において、電源投入直後は、サイリスタＳＣＲ１がオフ状態であるため、Ｖａｃ→ＤＢ→Ｒ１→Ｃ１→ＤＢ→Ｖａｃという経路で突入電流が流れ、抵抗Ｒ１が突入電流を低減する。その後、平滑コンデンサＣ１が充電されると、サイリスタＳＣＲ１がターンオンするため、Ｖａｃ→ＤＢ→ＳＣＲ１→Ｃ１→ＤＢ→Ｖａｃという経路で電流が流れるようになる。
【０００９】
ところで、半導体制御整流素子には上述したようにｄｖ／ｄｔ誤動作耐量の問題があるため、誤動作を防止するためにフィルタ回路を追加しなければならず、平滑回路の構成が複雑かつ高コストになるという問題点があった。このような問題は、平滑回路に限らず突入電流防止回路を有する電源装置において起こりうるものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−２９４７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、簡易かつ低コストに構成できる電源装置が要求されていることであり、本発明の目的は、追加回路を省略してこの要求に応えることができる突入電流防止回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決し上記目的を達成するために、本発明に係わる突入電流防止回路は、半導体基体（１）と、該半導体基体（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基体（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域（Ｎ１）と、
前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基体（１）の前記一方の主面（２）に露出する部分を有し且つ前記第１導電型と反対の第２の導電型を有している第２の半導体領域（Ｐ１）と、
前記第２の半導体領域（Ｐ１）と前記半導体基体（１）の前記一方の主面（２）との間に配置され且つ前記第１の半導体領域（Ｎ１）の前記一方の主面（２）に露出する部分を有し且つ第１の導電型を有している第５の半導体領域（Ｎ３）とから成る前記半導体基体（１）を備え、
前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）のみに接続され、
前記ゲート電極（Ｇ）は前記第５の半導体領域（Ｎ３）及び前記第２の半導体領域（Ｐ１）に接続されることを特徴とする。
【発明の効果】
【００１３】
本発明に従う突入電流防止回路によれば、追加回路を省略できる突入電流防止回路を提供し、簡易且つ低コストに構成できる電源装置を構成することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に従う実施例１のサイリスタを示す平面図である。
【図２】図１の半導体基体の底面図である。
【図３】図１のＡ−Ａ線に相当する部分を示す断面図である。
【図４】従来のサイリスタを示す断面図である。。
【図５】本発明に従う実施例２の平滑回路の構成を示す図である。
【図６】従来の平滑回路の構成を示す図である。
【発明を実施するための形態】
【００１５】
次に、図１〜図３及び図５を参照して本発明の実施形態を説明する。
【実施例１】
【００１６】
図１〜図３に示す本発明の実施例１に従う半導体制御整流素子（ＳＣＲ）即ち逆阻止３端子サイリスタ（以下、単にサイリスタと呼ぶ。）は、図３に示すように例えばシリコンから成る半導体基体１と、第１の主電極（アノード電極）Ｔ１と，第２の主電極（カソード電極）Ｔ２と、ゲ−ト電極Ｇとを備えている。図１〜図３に示す本発明の実施例１に従うサイリスタは、第２のＮ型半導体領域Ｎ２が半導体基体（半導体基板）１の他方の主面３に露出するように配置されている点で図４の従来のサイリスタと相違している。
【００１７】
図３に示す半導体基体１は、第１、第２及び第３のＮ型半導体領域Ｎ１，Ｎ２，Ｎ３と、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２とから成る。本願の請求項における第１〜第５の半導体領域と図１〜図３の実施例１の第１、第２及び第３のＮ型半導体領域Ｎ１，Ｎ２，Ｎ３並びに第１及び第２のＰ型半導体領域Ｐ１，Ｐ２との対応関係は次の通りである。第１の半導体領域は第１のＮ型半導体領域Ｎ１、第２の半導体領域は第１のＰ型半導体領域Ｐ１、第３の半導体領域は第２のＰ型半導体領域Ｐ２、第４の半導体領域は第２のＮ型半導体領域Ｎ２、第５の半導体領域は第３のＮ型半導体領域Ｎ３に対応している。
【００１８】
半導体基体１の第１導電型の第１の半導体領域として第１のＮ型半導体領域Ｎ１は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基体１の厚み方向の中央に配置され且つ領域Ｎ１〜Ｎ３及びＰ１，Ｐ２の中で最も低い不純物濃度を有している。第１のＮ型半導体領域Ｎ１は領域Ｎ１〜Ｎ３及びＰ１、Ｐ２の中で最も厚く形成されていることが望ましい。
【００１９】
第１のＰ型半導体領域Ｐ１は、Ｐ型エミッタ領域と呼ぶこともできる領域であって、半導体基体１の一方の主面２と第１のＮ型半導体領域Ｎ１との間に配置され且つ第１のＮ型半導体領域Ｎ１に隣接し且つその大部分が半導体基体１の一方の主面２に露出している。第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１との間のＰＮ接合は半導体基体１の一方の主面２に平行に伸びている。なお、第１のＰ型半導体領域Ｐ１は第１のＮ型半導体領域Ｎ１にＰ型不純物を拡散することによって形成されている。
【００２０】
第２のＰ型半導体領域Ｐ２は、Ｐ型ベース領域と呼ぶこともできる領域であって、第１のＮ形型半導体領域Ｎ１に隣接配置され且つ半導体基体１の他方の主面３と第１のＮ型半導体領域Ｎ１との間に配置され且つその一部が半導体基体１の他方の主面３に露出している。第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１との間のＰＮ接合は半導体基体１の他方の主面３に平行に伸びている。なお、第２のＰ型半導体領域Ｐ２は第１のＮ型半導体領域Ｎ１にＰ型不純物を拡散することによって形成されている。
【００２１】
第２のＮ型半導体領域Ｎ２は、N型主エミッタ領域と呼ぶこともできる領域であって、第２のＰ型半導体領域Ｐ２の中にＮ型不純物を選択的に拡散することによって島状に形成した領域であり、第２のＰ型半導体領域Ｐ２に隣接し且つ図２に示すように半導体基体１の他方の主面３の大部分に露出している。本発明に従う第２のＮ型半導体領域Ｎ２は、半導体基体１の他方の主面３側に配置されており、図４の第２のＮ型半導体領域Ｎ２の配置と異なる。
【００２２】
第３のＮ型半導体領域Ｎ３は、補助サイリスタのN型エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ１の中にＮ型不純物を選択的に拡散することによって形成した領域であって、横方向に延びる部分と縦方向に延びる部分とを有し、第１のＰ型半導体領域Ｐ１に隣接し、且つ半導体基体１の一方の主面２に露出している。この第３のＮ型半導体領域Ｎ３は、第２のＮ型半導体領域Ｎ２よりも大幅に小さい面積に形成され、図１から明らかなように平面的に見て四角形の一つの角の近傍に配置され、且つ点線で示す第２のＮ型半導体領域Ｎ２の中に配置されている。なお、第３のＮ型半導体領域Ｎ３の一部が平面的に見て第２のＮ型半導体領域Ｎ２の外にはみ出ていても差し支えない。また、第３のＮ型半導体領域Ｎ３の平面形状をコ字状に変形することもできる。
【００２３】
金属から成る第１の主電極Ｔ１はアノード電極として機能するものであり、図１及び図３に示すように半導体基体１の一方の主面２の大部分に配置され、第１のＰ型半導体領域Ｐ１のみに接続されている。金属から成る第２の主電極Ｔ２はカソード電極として機能するものであり、図３に示すように半導体基体１の他方の主面３の全体又はほぼ全体に配置され、第２のＰ型半導体領域Ｐ２及び第２のN型半導体領域Ｎ２に接続されている。
【００２４】
ゲート電極Ｇは図１及び図３に示すように半導体基体１の一方の主面２に配置され、第１のＰ型半導体領域Ｐ１及び第３のN型半導体領域Ｎ３に接続されている。更に詳しくは、ゲート電極Ｇの第１のＰ型半導体領域Ｐ１に対する接続位置は、平面的に見てゲート電極Ｇと第１の主電極Ｔ１との間に第３のＮ型半導体領域Ｎ３が位置するように決定され、且つ第１の主電極Ｔ１とゲート電極Ｇとの最短距離が第１の主電極Ｔ１と第３のN型半導体領域Ｎ３との最短距離よりも長くなるようにゲート電極Ｇが配置されている。このため、第１の主電極Ｔ１とゲート電極Ｇとの間を流れるゲートトリガ電流ＩGTは第１のＰ型半導体領域Ｐ１における第１のN型半導体領域Ｎ１と第３のN型半導体領域Ｎ３との間の部分、即ち、第３のN型半導体領域Ｎ３の下を通る。
【００２５】
図３の実施例１のサイリスタにおいて、第１の主電極Ｔ１を基準にして第２の主電極Ｔ２を負電位とすると共にゲート電極Ｇを負電位にすると、サイリスタはターンオンする。なお、第１の主電極Ｔ１と第２の主電極Ｔ２との間の電圧は、第１の主電極Ｔ１とゲート電極Ｇとの間の電圧よりも高く設定される。次にサイリスタのターンオン動作を詳しく説明する。
（１）第１の主電極Ｔ１、第２の主電極Ｔ２、及びゲート電極Ｇの電位を上記のように設定すると、先ず第１の主電極Ｔ１からゲート電極Ｇに向って正孔を多数キャリアとする電流からなるゲートトリガ電流ＩGTが流れる。このゲートトリガ電流ＩGTは第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１を通って流れる。
（２）これにより、第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第３のＮ半導体領域Ｎ３と第１のＰ型半導体領域Ｐ１との間のPN接合が順バイアス状態となり、第３のＮ型半導体領域Ｎ３から第１のＰ型半導体領域Ｐ１に電子が注入される。
（３）第１のＰ型半導体領域Ｐ１に注入された電子の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積され、第１のＮ型半導体領域Ｎ１の電位が下がる。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔が流れ込む。この正孔は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第２のＮ型半導体領域Ｎ２と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第２のＮ型半導体領域Ｎ２から電子が第２のＰ型半導体領域Ｐ２に注入され、この電子が第１のＮ型半導体領域Ｎ１に入り込む。これにより、ゲート機構部分におけるＮ３，Ｐ１，Ｎ１，Ｐ２、Ｎ２で示されている５つの半導体領域（補助サイリスタ領域）が導通状態になる。
（５）第２のＮ型半導体領域Ｎ２から第２のＰ型半導体領域Ｐ２に注入された電子の一部は第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１とを通って第１の主電極Ｔ１に至る。換言すれば、ゲート機構部分（補助サイリスタ領域）の導通状態がＰ１，Ｎ１，Ｐ２、Ｎ３で示されている４つの半導体領域から成るサイリスタ部分に波及し、第１の主電極Ｔ１と第２の主電極Ｔ２との間がオン状態になる。
（６）サイリスタのオン状態は第１の主電極Ｔ１と第２の主電極Ｔ２との間の電流が保持電流よりも小さくなるまで保持される。
【００２６】
図３の実施例１のサイリスタにおいても、ｄｖ／ｄｔによる誤動作の問題がある。ｄｖ／ｄｔによる誤動作を、第１の主電極Ｔ１と第２の主電極Ｔ２との間に、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧が印加された時と、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧が印加された時とに分けて説明する。
【００２７】
先ず、オフ期間において、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧がサイリスタに印加された時には、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔は第１の主電極Ｔ１に引き抜かれ、電子は第２の主電極Ｔ２に引き抜かれる。正孔の第１の主電極Ｔ１への引き抜きは第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１との間の接触面積が大きいほど良好である。半導体基体１の一方の主面２の大部分に第１のＰ型半導体領域Ｐ１が露出し、第１のＰ型半導体領域Ｐ１に対する第１の主電極Ｔ１の接触面積は図４の従来のサイリスタのそれよりも大きいので、図３の本発明に従うサイリスタにおける正孔の第１の主電極Ｔ１への引き抜きは、図４の従来のサイリスタにおける正孔の第１の主電極Ｔ１への引き抜きよりも迅速且つ円滑に行われる。更に第３のＮ型半導体領域Ｎ３は第２のＮ型半導体領域Ｎ２よりも大幅に小さい面積で形成されているため、ゲート機構部分を構成している第３のＮ型半導体領域Ｎ３の下の第１のＰ型半導体領域Ｐ１を流れる正孔による電圧降下が小さい。この結果、オフ期間に第３のＮ型半導体領域Ｎ３と第１のＰ型半導体領域Ｐ１の間のＰＮ接合が順バイアス状態にならず、サイリスタが誤ってオン状態にならない。これは、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも低い向きの電圧（逆方向電圧）がサイリスタに印加された時におけるｄｖ／ｄｔ誤動作耐量が図４の従来のサイリスタの同様なｄｖ／ｄｔ誤動作耐量よりも大きいことを意味する。
【００２８】
次に、オフ期間において、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧（正方向電圧）がサイリスタに印加された時には、第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２との間のＰＮ接合が逆バイアス状態になり、ＰＮ接合から正孔及び電子が排出され、ＰＮ接合近傍に空乏層が形成される。この空乏層の形成に基づいて生じた正孔は第２の主電極Ｔ２に引き抜かれ、電子は第１の主電極Ｔ１に引き抜かれる。正孔の第２の主電極Ｔ２への引き抜きは第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２との間の接触面積が大きいほど良好である。半導体基体１の他方の主面３には第２のＮ型半導体領域Ｎ２が配置されているので、第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２との間の接触面積の増大が制限されている。しかし、図３の本実施例では半導体基体１の他方の主面３にゲート電極Ｇが配置されないので、第２のＰ型半導体領域Ｐ２に対する第２の主電極Ｔ２の接触面積を比較的大きくすることができる。これにより、第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２との間のＰＮ接合が逆バイアス状態になる電圧がサイリスタに印加された時に、第２のＰ型半導体領域Ｐ２と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアス状態になるような多量な正孔（単位面積当たり）が第２のＰ型半導体領域Ｐ２に流れない。従って、第１の主電極Ｔ１の電位が第２の主電極Ｔ２の電位よりも高い向きの電圧（正方向電圧）がサイリスタに印加された時のｄｖ／ｄｔ誤動作耐量も比較的高い。
【００２９】
なお、図３の第２のＰ型半導体領域Ｐ２と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスされることによるサイリスタの誤動作は、従来例を示す図４の第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ２との間のＰＮ接合が順バイアスされることによるサイリスタの誤動作と対比して考察することができる。図４の場合には、半導体基板１’の一方の主面２にゲート電極Ｇが配置されているので、第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積が制限される。これに対し、図３の場合には、半導体基板１の他方の主面３にゲート電極Ｇが配置されていないので、第２の主電極Ｔ２の第２のＰ型半導体領域Ｐ２に対する接触面積がゲート電極Ｇによって制限されず、図４の第１の主電極Ｔ１の第１のＰ型半導体領域Ｐ１に対する接触面積よりも大きくすることができる。このため、図３のサイリスタのｄｖ／ｄｔ誤動作耐量は図４のそれよりも大きくなる。ちなみにこの時の図３のサイリスタのｄｖ/ｄｔ誤動作耐量は、図４のそれよりも感度が同じ場合でも約５倍大きくなる。
【００３０】
本実施例は上記ｄｖ／ｄｔ誤動作耐量を向上させる効果の他に、第１の主電極T１を基準にして第２の主電極T２及びゲート電極Gを負電位としてターンオンすることが可能なサイリスタを、N型半導体基板を使用して形成することができる。半導体基体１の中央に最も厚く且つ最も不純物濃度が小さい第１のＮ型半導体領域Ｎ１を配置したサイリスタは、実施例と導電型を逆にした従来のサイリスタ即ちP型半導体基板を使用したサイリスタよりも高速に動作することができる。即ち、第１のＮ型半導体領域Ｎ１は電子が少数キャリアとなるので、正孔が少数キャリアの場合よりもサイリスタの高速動作が可能になる。
【実施例２】
【００３１】
図５に示す本発明の実施例２に従うサイリスタを有する突入電流防止回路を設けた平滑回路は、交流電源Ｖａｃの両端にダイオードブリッジＤＢの入力端が接続され、ダイオードブリッジＤＢの一方の出力端とサイリスタＳＣＲ２のアノード及び抵抗Ｒ２の一端との間に平滑コンデンサＣ１が接続され、サイリスタＳＣＲ２のカソード電極Ｔ２と抵抗Ｒ２の他端とはダイオードブリッジＤＢの他方の出力端に接続される。サイリスタＳＣＲ２と抵抗Ｒ１との並列回路が本発明に係る突入電流防止回路を構成する。さらに、サイリスタＳＣＲ２のゲート電極Ｇとアノード電極Ｔ１との間に制御回路ＣＮＴが接続される。
【００３２】
本発明に係るサイリスタは、上述したように従来のサイリスタよりもｄｖ／ｄｔ誤動作耐量が大きいという特徴を有するため、誤動作を防止するためのフィルタ回路が不要である。そのため、突入電流防止回路及びこれを用いた平滑回路を簡易かつ低コストに構成できる。
【００３３】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１） 各半導体領域Ｎ１、Ｎ２、Ｎ３、Ｐ１、Ｐ２、及び第１及び第２の主電極Ｔ１，Ｔ２、ゲート電極Ｇのパタ−ンを任意に変形することができる。例えば、第１のＰ型半導体領域Ｐ１を第１のＮ型半導体領域Ｎ１の中に島状に形成することができる。また、第１のＮ型半導体領域Ｎ１を第２のＰ型半導体領域Ｐ２の中に島状に形成し、第２のＰ型半導体領域Ｐ２を半導体基体１の一方の主面２に露出させることができる。また、平面的に見て第３のＮ型半導体Ｎ３及びゲート電極Ｇを第１のＰ型半導体領域Ｐ１のほぼ中央に形成することもできる。
（２） 各半導体領域Ｎ１、Ｎ２、Ｎ３、Ｐ１、Ｐ２の導電型を実施例と逆にすることができる。
（３） 本発明に係る突入電流防止回路は、コンデンサインプット型の平滑回路に限定されるものではなく種々の電源装置に設けることができる。
【符号の説明】
【００３４】
１ 半導体基体
Ｔ１ 第１の主電極
Ｔ２ 第２の主電極
Ｇ ゲート電極
Ｎ１ 第１のＮ型半導体領域（第１の半導体領域）
Ｐ１ 第１のＰ型半導体領域（第２の半導体領域）
Ｐ２ 第２のＰ型半導体領域（第３の半導体領域）
Ｎ２ 第２のＮ型半導体領域（第４の半導体領域）
Ｎ３ 第３のＮ型半導体領域（第５の半導体領域）
Ｖａｃ 交流電源
ＤＢ ダイオードブリッジ
ＳＣＲ サイリスタ
Ｒ１、Ｒ２ 抵抗
Ｃ１、Ｃ２ コンデンサ
ＣＮＴ 制御回路
【特許請求の範囲】
【請求項１】
半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面側に隣接配置され且つ前記半導体基体の前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２の導電型を有している第２の半導体領域と、
前記第２の半導体領域と前記半導体基体の前記一方の主面との間に配置され且つ前記第１の半導体領域の前記一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする突入電流防止回路。
【請求項２】
前記ゲート電極が、前記第１の主電極と前記ゲート電極との間を流れる電流が前記第２の半導体領域における前記第１の半導体領域と前記第５の半導体領域との間の部分を通ることができる位置に配置されていることを特徴とする請求項１記載の突入電流防止回路。
【請求項３】
前記逆阻止３端子サイリスタが、前記第１の半導体領域の他方の主面側に隣接配置され且つ前記半導体基体の前記他方の主面に露出する部分を有し且つ第２の導電型を有している第３の半導体領域と、
前記第３の半導体領域と前記半導体基体の前記他方の主面との間に配置され且つ前記半導体基体の前記他方の主面に露出する部分を有し且つ第１の導電型を有している第４の半導体領域と、を有し、
前記第２の主電極は前記第３の半導体領域及び前記第４の半導体領域に接続されることを特徴とする請求項１又は２記載の突入電流防止回路。
【請求項４】
半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路を備える電源装置であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面側に隣接配置され且つ前記半導体基体の前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２の導電型を有している第２の半導体領域と、
前記第２の半導体領域と前記半導体基体の前記一方の主面との間に配置され且つ前記第１の半導体領域の前記一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする電源装置。
【請求項１】
半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面側に隣接配置され且つ前記半導体基体の前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２の導電型を有している第２の半導体領域と、
前記第２の半導体領域と前記半導体基体の前記一方の主面との間に配置され且つ前記第１の半導体領域の前記一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする突入電流防止回路。
【請求項２】
前記ゲート電極が、前記第１の主電極と前記ゲート電極との間を流れる電流が前記第２の半導体領域における前記第１の半導体領域と前記第５の半導体領域との間の部分を通ることができる位置に配置されていることを特徴とする請求項１記載の突入電流防止回路。
【請求項３】
前記逆阻止３端子サイリスタが、前記第１の半導体領域の他方の主面側に隣接配置され且つ前記半導体基体の前記他方の主面に露出する部分を有し且つ第２の導電型を有している第３の半導体領域と、
前記第３の半導体領域と前記半導体基体の前記他方の主面との間に配置され且つ前記半導体基体の前記他方の主面に露出する部分を有し且つ第１の導電型を有している第４の半導体領域と、を有し、
前記第２の主電極は前記第３の半導体領域及び前記第４の半導体領域に接続されることを特徴とする請求項１又は２記載の突入電流防止回路。
【請求項４】
半導体基体と、該半導体基体の一方の主面上に設けられた第１の主電極及びゲート電極と、前記半導体基体の他方の主面に設けられた第２の主電極とを備えた逆阻止３端子サイリスタと抵抗素子とを並列接続して成る突入電流防止回路を備える電源装置であって、
前記逆阻止３端子サイリスタは、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一方の主面側に隣接配置され且つ前記半導体基体の前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２の導電型を有している第２の半導体領域と、
前記第２の半導体領域と前記半導体基体の前記一方の主面との間に配置され且つ前記第１の半導体領域の前記一方の主面に露出する部分を有し且つ第１の導電型を有している第５の半導体領域とから成る前記半導体基体を備え、
前記第１の主電極は前記第２の半導体領域のみに接続され、
前記ゲート電極は前記第５の半導体領域及び前記第２の半導体領域に接続されることを特徴とする電源装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２１９０９６（Ｐ２０１０−２１９０９６Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２００９−６０８１７（Ｐ２００９−６０８１７）
【出願日】平成２１年３月１３日（２００９．３．１３）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願日】平成２１年３月１３日（２００９．３．１３）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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