半導体装置およびその製造方法
【課題】実効的なエピタキシャル成長面積を拡大して、エピタキシャル成長時に発生するファセットの影響を抑えることを可能とする。
【解決手段】第１ｐ型領域ｐ１と、第１ｎ型領域ｎ１と、第２ｐ型領域ｐ２と、第２ｎ型領域ｎ２とが順に接合された第１サイリスタＴ１と第２サイリスタＴ２とが素子分離領域１４で分離された状態に形成された半導体装置１であって、第１、第２サイリスタＴ１、Ｔ２の第１ｎ型領域ｎ１が素子分離領域１４を挟んで設けられ、各第１ｎ型領域ｎ１上に選択エピタキシャル成長により形成される第１、第２サイリスタＴ１、Ｔ２の各第１ｐ型領域ｐ１が、各第１ｎ型領域ｎ１間の素子分離領域１４上で連続した状態に形成されていることを特徴とする。
【解決手段】第１ｐ型領域ｐ１と、第１ｎ型領域ｎ１と、第２ｐ型領域ｐ２と、第２ｎ型領域ｎ２とが順に接合された第１サイリスタＴ１と第２サイリスタＴ２とが素子分離領域１４で分離された状態に形成された半導体装置１であって、第１、第２サイリスタＴ１、Ｔ２の第１ｎ型領域ｎ１が素子分離領域１４を挟んで設けられ、各第１ｎ型領域ｎ１上に選択エピタキシャル成長により形成される第１、第２サイリスタＴ１、Ｔ２の各第１ｐ型領域ｐ１が、各第１ｎ型領域ｎ１間の素子分離領域１４上で連続した状態に形成されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを記憶素子に用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１−３、特許文献１参照）。
【０００４】
また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
【０００５】
Ｔ−ＲＡＭ社はサイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造を形成した後に、選択エピ技術を使い、ＣＭＯＳ製造技術で適用されているエレベーテッドソース／ドレイン（Elevated Source/Drain）と同様な選択エピタキシャル製造技術を用いている。一方、本発明の出願人は、サイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造のいずれか、または複数（例えばｐ１、ｎ２）を選択エピタキシャル成長技術で形成するというものである。
【０００６】
デバイスのスケーリングに伴い（特に９０ｎｍノード世代以降）、選択エピタキシャル成長を行う活性領域が小さくなってくる。また、例えば図３４、図３５に示すように、サイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造のいずれか、例えば、図３４に示すｐ１領域もしくは図３５に示すｎ２領域を選択エピタキシャル成長で形成する時には、ファセットが発生する（エピタキシャル成長層の側部が傾斜面で形成される）ので、選択エピタキシャル成長膜の形状が四角錘または台形状に成長する。これらのことから、選択エピ成膜された膜の形状は先端部が尖った形状（図示した形状）もしくは、上部の平らな面積部分が非常に小さいものになる。このため、活性領域端部でのエピ膜の実効的な膜厚が薄くなるので、このエピタキシャル成長層に対してシリサイドプロセスを行うと、最悪のケースではシリサイド層がエピタキシャル成長層を突き抜け、シリコン基板に達してショートするという問題が生じる。また、その後の上層配線工程でのコンタクト不良などの問題、選択エピ層の配線コンタクトとシリコン基板距離がばらつくことによる特性ばらつきを引き起こす懸念が生じる。
【０００７】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著 「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著 「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著 「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、サイリスタの構成要素を選択エピタキシャル成長技術で形成した場合、ファセットが発生してエピタキシャル成長層の形状が四角錘または台形状に成長するため、このエピタキシャル成長層にシリサイドプロセスを施した場合、シリサイド反応により形成されるシリサイド層がエピタキシャル成長層を突き抜けるのを防止することが困難な点である。また、その後の上層配線工程でのコンタクト不良などの問題、選択エピ層の配線コンタクトとシリコン基板距離がばらつくことによる特性ばらつきを引き起こす可能性がある点である。
【０００９】
本発明は、実効的なエピタキシャル成長面積を拡大して、エピタキシャル成長時に発生するファセットの影響を抑える。
【課題を解決するための手段】
【００１０】
本発明の第１半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、前記第１サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第１サイリスタの第１領域と、前記第２サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第２サイリスタの第１領域とが、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域との間の前記素子分離領域上で連続した状態に形成されていることを特徴とする。
【００１１】
本発明の第１半導体装置では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域と第２サイリスタの第２領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。
【００１２】
本発明の第２半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成され、前記各第１サイリスタの第１領域が前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成され、前記各第２サイリスタの第１領域が前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成されていることを特徴とする。
【００１３】
本発明の第２半導体装置では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域同士、および第２サイリスタの第２領域同士からエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。
【００１４】
本発明の第３半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成された半導体装置であって、前記第２領域と前記ＭＩＳ型トランジスタの一方のソース・ドレイン領域が前記素子分離領域を挟んで設けられ、前記第２領域上に選択エピタキシャル成長により形成される前記第１領域と、前記一方のソース・ドレイン領域上に選択エピタキシャル成長により形成される積み上げソース・ドレイン領域とが、前記第２領域と前記一方のソース・ドレイン領域との間の前記素子分離領域上で連続した状態に形成されていることを特徴とする。
【００１５】
本発明の第３半導体装置では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離されたサイリスタの第２領域とＭＩＳ型トランジスタの一方のソース・ドレイン領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。
【００１６】
本発明の半導体装置の第１製造方法は、半導体基板に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、前記半導体基板に前記素子分離領域を挟んで前記第１サイリスタの第２領域と前記第２サイリスタの第２領域とを形成した後、選択エピタキシャル成長により、前記第１サイリスタの第２領域よりエピタキシャル成長させて前記第１サイリスタの第１領域を形成すると同時に、前記第２サイリスタの第２領域よりエピタキシャル成長させて前記第２サイリスタの第１領域を形成し、前記素子分離領域上で前記第１サイリスタの第１領域と前記第２サイリスタの第１領域とを接合させた状態に形成することを特徴とする。
【００１７】
本発明の半導体装置の第１製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域と第２サイリスタの第２領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようになる。
【００１８】
本発明の半導体装置の第２製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成され、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成された半導体装置の製造方法であって、前記各第１サイリスタの第１領域を、前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成し、前記各第２サイリスタの第１領域を、前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成することを特徴とする。
【００１９】
本発明の半導体装置の第２製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域同士、および第２サイリスタの第２領域同士からエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようになる。
【００２０】
本発明の半導体装置の第３製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、前記半導体基板に前記素子分離領域を挟んで前記第２領域と前記ＭＩＳ型トランジスタのソース・ドレイン領域とを形成した後、選択エピタキシャル成長により、前記第２領域よりエピタキシャル成長させて前記第１領域を形成すると同時に、前記第２領域に素子分離領域を挟んで形成された方の前記ソース・ドレイン領域よりエピタキシャル成長させて積み上げソース・ドレイン領域を形成し、前記素子分離領域上で前記第１領域と前記積み上げソース・ドレイン領域とを接合させた状態に形成することを特徴とする。
【００２１】
本発明の半導体装置の第３製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第２領域とＭＩＳ型トランジスタの一方のソース・ドレイン領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようになる。
【発明の効果】
【００２２】
本発明の第１半導体装置および第２半導体装置は、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。これによって、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【００２３】
本発明の半導体装置の第１製造方法および第２製造方法は、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようにできる。これによって、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２５】
図１に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００２６】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００２７】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００２８】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００２９】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００３０】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００３１】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００３２】
各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００３３】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００３４】
上記半導体装置１では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とから第１ｐ型領域ｐ１をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第１ｎ型領域ｎ１より選択エピタキシャル成長させた場合より広く形成されている。さらに、エピタキシャル成長層である第１ｐ型領域ｐ１の側壁がサイドウォール２４、２５で抑えられることによって、また、第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とからエピタキシャル成長させた各第１ｐ型領域ｐ１同士が素子分離領域１４上で接合し合うことによっても、第１ｐ型領域ｐ１の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【００３５】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図２〜図６の製造工程断面図によって説明する。図２〜図６では、一例として、素子分離領域を挟んで二つのサイリスタを形成する製造方法を示す。この製造方法は、例えばサイリスタＲＡＭの製造方法に適用できる。
【００３６】
図２に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２、１３を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２、１３の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００３７】
次に、図３に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００３８】
次に、上記素子形成領域１２に形成された上記ゲート絶縁膜２１上に第１ゲート電極２２Ａを、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上に第２ゲート電極２２Ｂを形成する。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００３９】
各第１、第２ゲート電極２２Ａ、２２Ｂは、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００４０】
次に、図４に示すように、各第１、第２ゲート電極２２Ａ、２２Ｂの側壁にサイドウォール２４、２５を形成する。例えば、第１、第２ゲート電極２２Ａ、２２Ｂを被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、各第１、第２ゲート電極２２Ａ、２２Ｂの側壁に上記サイドウォール２４、２５を形成することができる。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００４１】
次に、通常のレジスト塗布、リソグラフィー技術により、上記第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中にｎ型のドーパントを導入して、各素子形成領域１２、１３に第１ｎ型領域ｎ１（第２領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば１．５×１０19ｃｍ-3になるように設定する。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。その後、上記イオン注入マスクを除去する。
【００４２】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００４３】
また、上記サイドウォール２４、２５の形成は第１ｎ型領域ｎ１を形成するイオン注入後に行ってもよい。
【００４４】
次に、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク（図示せず）を形成する。次いで、このイオン注入マスクを用いたイオン注入技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２（第４領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば５×１０20ｃｍ-3になるように設定する。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。その後、上記イオン注入マスクを除去する。
【００４５】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００４６】
また、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の形成順序は上記手順と異なっていても差し支えない。先に第２ｎ型領域ｎ２を形成し、後に第１ｎ型領域ｎ１を形成してもよい。上記アニールも第１ｎ型領域ｎ１、第２ｎ型領域ｎ２ともに形成後１回で行ってもよいし、選択トランジスタのソース／ドレイン活性化アニールなどの工程とかねても良い。
【００４７】
次に、図５に示すように、各第１、第２ゲート電極２２Ａ、２２Ｂ、サイドウォール２４、２５等を被覆する絶縁膜４１を形成する。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域ｎ１上およびその間の素子分離領域１４上の上記絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。さらには、この工程はサイドウォール２４、２５の形成と同時に行ってもよい。また、膜厚は次に成長させる第１ｐ型領域ｐ１のエピ膜より薄い膜厚に設定する。
【００４８】
また、この半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２の形状については、後に詳述する。
【００４９】
次に、図６に示すように、各第１ｎ型領域ｎ１上の上記開口部４２に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。ここで、上記第１ｐ型領域ｐ１は、各第１ｎ型領域ｎ１よりエピタキシャル成長し始め、素子分離領域１４上で接合し、さらに成長される。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００５０】
上記第１実施例では、第２ｎ型領域ｎ２をイオン注入法で形成したが、選択エピタキシャル法で行ってもよい。その場合は、上記に続いて、再び窒化シリコン膜を例えば２０ｎｍ堆積し、その後に、第２ｎ型領域ｎ２となる領域をレジストでパターニングして開口し、その後、窒化シリコン膜をエッチングする。
【００５１】
ここでは一例として、窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【００５２】
次に、第２ｎ型領域ｎ２を選択エピタキシャル成長により成膜する。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【００５３】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００５４】
次に、図示はしないが、各第１、第２ゲート電極２２Ａ、２２Ｂ、各第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記絶縁膜４１（前記図６参照）を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、第１、第２ゲート電極２２Ａ、２２Ｂ上に、サリサイド工程によってシリサイド層を、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００５５】
上記製造方法によって形成される本発明の半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が絶縁膜４１に形成された開口部４２内の素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００５６】
上記半導体装置１の製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とから第１ｐ型領域ｐ１をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第１ｎ型領域ｎ１より選択エピタキシャル成長させた場合より広く形成される。さらに、エピタキシャル成長層である第１ｐ型領域ｐ１の側壁がサイドウォール２４、２５で抑えられることによって、また、第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とからエピタキシャル成長させた各第１ｐ型領域ｐ１同士が素子分離領域１４上で接合し合うことによっても、第１ｐ型領域ｐ１の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【００５７】
次に、上記半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２およびアノード電極となる第１ｐ型領域ｐ１（第１領域）の形状の一例について説明する。
【００５８】
図７に示すように、第１サイリスタＴ１および第２サイリスタＴ２を、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１とが対抗するように配置し、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ２の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【００５９】
そして、第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を含む第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、上記絶縁膜４１の開口部４２が形成されている。そして、上記開口部４２内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に上記第１ｐ型領域ｐ１（第１領域）が形成されている。
【００６０】
上記構成の半導体装置１（１Ａ）における配線の一例を図８の平面レイアウト図および図９の回路図によって説明する。
【００６１】
図８および図９に示すように、半導体装置１（１Ａ）は、一例として、一方向（例えばＸ方向）に、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２の順に繰り返し配置されている。なお、上記繰り返し配置方向において、選択トランジスタとサイリスタ間およびサイリスタ間には素子分離領域１４が形成されている。一方、上記一方向とは直交する方向（例えばＹ方向）には、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２がそれぞれ、素子分離領域１４を介して繰り返し配置されている。そして、各第１サイリスタＴ１の第１サイリスタワード線ＴＷ１と各第２サイリスタＴ２の第２サイリスタワード線ＴＷ２とがＹ方向に配設され、各第１選択トランジスタＴｒ１の第１ワード線Ｗ１と各第２選択トランジスタＴｒ２の第２ワード線Ｗ２とがＹ方向に配設されている。
【００６２】
上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間の各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記第１ｐ型領域ｐ１（第１領域）がアノード電極となり、それにアノードコンタクト６４を介してアノード線Ａが、上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２と並行する方向に接続されている。また、各第１選択トランジスタＴｒ１（および第２選択トランジスタＴｒ２）のサイリスタ側のソース・ドレイン５１とサイリスタの第２ｎ型領域ｎ２（第４領域）とはそれぞれブリッジコンタクト６１、６２を介して配線（図示せず）により接続されている。さらに最上層には、上記第２選択トランジスタＴｒ２と第１選択トランジスタＴｒ１との間のソース・ドレイン領域５２にビットコンタクト６３を介して接続されたビット線Ｂが、上記第１、第２ワード線Ｗ１、Ｗ２と直交する方向に配設されている。
【００６３】
そして、上記構成では、１つの選択トランジスタと一つのサイリスタとで一つのメモリ素子が構成されている。例えば、２点鎖線で囲む第１サイリスタＴ１と第１選択トランジスタＴｒ１と（または第２サイリスタＴ２と第２選択トランジスタＴｒ２）でメモリ素子Ｍ１（またはＭ２）が構成されている。
【００６４】
次に、上記半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２の形状の一例について説明する。
【００６５】
図１０に示すように、第１サイリスタＴ１および第２サイリスタＴ２を、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１とが対抗するように配置し、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ１の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【００６６】
そして、第１サイリスタＴ１の第１ｎ型領域ｎ１上と素子分離領域１４を介してそれに隣接する第２サイリスタＴ１の第１ｎ型領域ｎ１上およびその素子分離領域１４上に、上記絶縁膜４１の開口部４２が形成されている。したがって、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２とに対して直交する方向で各第１ｎ型領域ｎ１上に、上記開口部４２が形成されている。そして、上記開口部４２内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、第１サイリスタＴ１と第２サイリスタＴ２とで共通に用いられる上記第１ｐ型領域ｐ１（第１領域）が形成されている。この構成では、各第１ｎ型領域ｎ１上方の第１ｐ型領域ｐ１にアノードコンタクト６４が設けられている。
【００６７】
次に、上記構成の半導体装置１（１Ｂ）における配線の一例を図１１の平面レイアウト図および図１２の回路図によって説明する。
【００６８】
図１１および図１２に示すように、半導体装置１（１Ｂ）は、一例として、一方向（例えばＸ方向）に、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２の順に繰り返し配置されている。なお、上記繰り返し配置方向において、選択トランジスタとサイリスタ間およびサイリスタ間には素子分離領域１４が形成されている。一方、上記一方向とは直交する方向（例えばＹ方向）には、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２がそれぞれ、素子分離領域１４を介して繰り返し配置されている。そして、各第１サイリスタＴ１の第１サイリスタワード線２２Ａと各第２サイリスタＴ２の第２サイリスタワード線２２ＢとがＹ方向に配置され、各第１選択トランジスタＴｒ１の第１ワード線Ｗ１と各第２選択トランジスタＴｒ２の第２ワード線Ｗ２とがＹ方向に配置されている。
【００６９】
上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間の各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記各第１ｐ型領域ｐ１（第１領域）がアノード電極となり、各アノード電極にアノードコンタクト６４を介して接続するアノード線Ａが上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２と直交する方向に配設されている。また、各第１選択トランジスタＴｒ１（および第２選択トランジスタＴｒ２）のサイリスタ側のソース・ドレイン５１とサイリスタの第２ｎ型領域ｎ２（第４領域）とはそれぞれブリッジコンタクト６１、６２を介して配線（図示せず）により接続されている。さらに最上層には、上記第２選択トランジスタＴｒ２と第１選択トランジスタＴｒ１との間のソース・ドレイン領域５２にビットコンタクト６３を介して接続されたビット線Ｂが、上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２とに並行する方向に配設されている。
【００７０】
そして、上記構成では、１つの選択トランジスタと一つのサイリスタとで一つのメモリ素子が構成されている。例えば、２点鎖線で囲む第１サイリスタＴ１と第１選択トランジスタＴｒ１とでメモリ素子Ｍ１が構成されている。
【００７１】
上記半導体装置１Ａ、１Ｂでは、前記図１によって説明した作用効果が得られるとともに、半導体装置１Ａでは、第１ｐ型領域ｐ１を広くとれるので、アノードコンタクト６４が取りやすいという利点がある。また半導体装置１Ｂでは、ここのメモリセルにアノード線Ａを接続することができるので、個々のメモリセルごとに制御することができる。
【００７２】
次に、本発明の半導体装置に係る一実施の形態（第２〜第４実施例）を、図１３〜図１５の概略構成断面図によって説明する。
【００７３】
第２実施例は、図１３に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００７４】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００７５】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００７６】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００７７】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００７８】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００７９】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００８０】
また、上記半導体基板１１上には上記第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に開口部４４を形成した層間絶縁膜４３が形成されている。この層間絶縁膜４３の上面は、例えば平坦化されていてもよい。
【００８１】
上記層間絶縁膜４３の開口部４４内において、各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよく、層間絶縁膜４３の膜厚より薄く形成されている。
【００８２】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００８３】
第３実施例は図１４に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００８４】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００８５】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００８６】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００８７】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００８８】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００８９】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００９０】
また、上記半導体基板１１上には上記第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に開口部４４を形成した層間絶縁膜４３が形成されている。この層間絶縁膜４３の上面は、例えば平坦化されていてもよい。
【００９１】
上記層間絶縁膜４３の開口部４４内において、各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよく、例えば、上記層間絶縁膜４３より厚く形成されている。
【００９２】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、３の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００９３】
第４実施例は図１５に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００９４】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００９５】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００９６】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００９７】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００９８】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００９９】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【０１００】
また、上記半導体基板１１上には上記第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に開口部４４を形成した層間絶縁膜４３が形成されている。この層間絶縁膜４３の上面は、例えば平坦化されていてもよい。
【０１０１】
上記層間絶縁膜４３の開口部４４内において、各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよく、例えば、上記層間絶縁膜４３と同等の厚さに形成されている。
【０１０２】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、３の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【０１０３】
上記半導体装置の第２実施例〜第４実施例の構成を製造する方法の一例を半導体装置の製造方法の第２実施例として、図１６〜図１８の製造工程断面図によって説明する。
【０１０４】
図１６に示すように、半導体基板１１を用意する。前記図２〜図４によって説明したのと同様にして、上記半導体基板１１に素子形成領域１２、１３を分離する素子分離領域１４を形成する。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２、１３の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。
【０１０５】
次に、上記半導体基板１１上にゲート絶縁膜２１を形成する。次に、上記素子形成領域１２に形成された上記ゲート絶縁膜２１上に第１ゲート電極２２Ａを、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上に第２ゲート電極２２Ｂを形成する。次に、各第１、第２ゲート電極２２Ａ、２２Ｂの側壁にサイドウォール２４、２５を形成する。
【０１０６】
次に、通常のレジスト塗布、リソグラフィー技術により、上記第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中にｎ型のドーパントを導入して、各素子形成領域１２、１３に第１ｎ型領域ｎ１（第２領域）を形成する。その後、上記イオン注入マスクを除去する。
【０１０７】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１０８】
また、上記サイドウォール２４、２５の形成は第１ｎ型領域ｎ１を形成するイオン注入後に行ってもよい。
【０１０９】
次に、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク（図示せず）を形成する。次いで、このイオン注入マスクを用いたイオン注入技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２（第４領域）を形成する。その後、上記イオン注入マスクを除去する。
【０１１０】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１１１】
また、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の形成順序は上記手順と異なっていても差し支えない。先に第２ｎ型領域ｎ２を形成し、後に第１ｎ型領域ｎ１を形成してもよい。上記アニールも第１ｎ型領域ｎ１、第２ｎ型領域ｎ２ともに形成後１回で行ってもよいし、選択トランジスタのソース／ドレイン活性化アニールなどの工程とかねても良い。
【０１１２】
次に、図１７に示すように、各第１、第２ゲート電極２２Ａ、２２Ｂ、サイドウォール２４、２５等を被覆する層間絶縁膜４３を形成する。この層間絶縁膜４３は、例えば高密度プラズマＣＶＤによる酸化シリコン（ＨＤＰ−ＳｉＯ2）膜を例えば３００ｎｍの厚さに堆積して形成する。このときの膜厚は第１、第２ゲート電極２２Ａ、２２Ｂの高さ以上で１μｍ以下程度が望ましい。また、このときに用いる層間絶縁膜４３はＨＤＰ−ＳｉＯ2に限らず、Ｐ−ＳｉＯ2や低誘電率（Ｌｏｗ−ｋ）膜のように、通常のＣＭＯＳプロセスで用いられている層間絶縁膜の膜種であって、エピタキシャル成長時に選択性が保てる絶縁膜であればいずれでもよい。ここで、必要に応じて化学的機械研磨（ＣＭＰ）を行って、層間絶縁膜４３の表面の平坦化を行ってもよい。
【０１１３】
次いで、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域ｎ１上およびその間の素子分離領域１４上の上記層間絶縁膜４３に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。上記層間絶縁膜４３には、エピタキシャル成長時に選択性を取るためであるので、酸化シリコン膜もしくは窒化シリコン膜の単膜を用いることもでき、上記選択性が維持できればその他の種類の絶縁膜を用いることもできる。その後、上記エッチングマスクを除去する。
【０１１４】
上記層間絶縁膜４３の開口部４４の形状は、後に説明する様に主に３通りある。一つはサイリスタワード線に垂直な方向に隣接するアノード領域をつなげて開口する（後に図１９によって説明する）。一つはサイリスタワード線に平行に一列ずつ繋げて開口する（後に図２１〜図２６によって説明する）。一つはサイリスタワード線間に挟まれたアノード領域をすべてつなげて開口する（後に図２０によって説明する）。
【０１１５】
次に、図１８に示すように、各第１ｎ型領域ｎ１上の上記開口部４４に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１１６】
上記実施例では、第２ｎ型領域ｎ２をイオン注入法で形成したが、選択エピタキシャル法で行ってもよい。その場合は、上記に続いて、再び窒化シリコン膜を例えば２０ｎｍ堆積し、その後に、第２ｎ型領域ｎ２となる領域をレジストでパターニングして開口し、その後、窒化シリコン膜をエッチングする。
【０１１７】
ここでは一例として、窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【０１１８】
次に、第２ｎ型領域ｎ２を選択エピタキシャル成長により成膜する。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【０１１９】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１２０】
上記第２実施例の製造方法によって形成される本発明の半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が絶縁膜４３に形成された開口部４４内の素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【０１２１】
上記第２実施例の製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とから第１ｐ型領域ｐ１をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第１ｎ型領域ｎ１より選択エピタキシャル成長させた場合より広く形成される。さらに、エピタキシャル成長層である第１ｐ型領域ｐ１が層間絶縁膜４３の開口部４４の側壁で抑えられることによって、また、第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とからエピタキシャル成長させた各第１ｐ型領域ｐ１同士が素子分離領域１４上で接合し合うことによっても、第１ｐ型領域ｐ１の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【０１２２】
上記層間絶縁膜４３の開口部４４およびアノード電極の形状について、図１９、図２０の平面レイアウト図によって説明する。
【０１２３】
図１９に示すように、第１サイリスタＴ１および第２サイリスタＴ２が、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）とが対抗するように形成され、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ１の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【０１２４】
そして、第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上と素子分離領域１４を介してそれに隣接する第２サイリスタＴ１の第１ｎ型領域ｎ１上およびその素子分離領域１４上に、上記層間絶縁膜４３の開口部４４が形成されている。したがって、第１サイリスタワード線２２Ａと第２サイリスタワード線２２Ｂとに対して直交する方向で各第１ｎ型領域ｎ１上に、上記開口部４４が形成されている。そして、上記開口部４４内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線２２Ａと第２サイリスタワード線２２Ｂとの間に、第１サイリスタＴ１と第２サイリスタＴ２とで共通に用いられる上記第１ｐ型領域ｐ１（第１領域）が形成されている。この構成では、各第１ｎ型領域ｎ１上方の第１ｐ型領域ｐ１にアノードコンタクト６４が設けられている。
【０１２５】
次に、図２０に示すように、第１サイリスタＴ１および第２サイリスタＴ２が、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１とが対抗するように形成され、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ１の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【０１２６】
そして、第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を含む第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、上記層間絶縁膜４３の開口部４４が形成されている。そして、上記開口部４４内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に上記第１ｐ型領域ｐ１（第１領域）が形成されている。
【０１２７】
上記第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を含む第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、上記層間絶縁膜４３の開口部４４が形成されている構成においては、第１サイリスタワード線２２Ａと第２サイリスタワード線２２Ｂの配設方向に、二つまたはそれ以上の第１サイリスタＴ１の第１ｎ型領域ｎ１とそれに隣接する二つまたはそれ以上の第２サイリスタＴ２の第１ｎ型領域ｎ１およびその間の素子分離領域１４上に上記開口部４４が形成されていてもよい。したがって、上記開口部４４内に形成される上記第１ｐ型領域ｐ１は、二つまたはそれ以上の第１サイリスタＴ１の第１ｎ型領域ｎ１とそれに隣接する二つまたはそれ以上の第２サイリスタＴ２の第１ｎ型領域ｎ１およびその間の素子分離領域１４上に形成されてもよい。
【０１２８】
次に、図２１〜図２６によって、第２半導体装置の実施例およびその製造方法を説明する。この図２１〜図２６では、第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に第１ｐ型領域ｐ１（第１領域）が形成され、第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に第１ｐ型領域ｐ１（第１領域）が形成された構成について示す。
【０１２９】
まず、前記図２〜図４によって説明した工程を行い、さらに前記図１７によって説明したようにして、図２１に示すように、各第１サイリスタワード線ＴＷ１（第１ゲート電極２２Ａ）、第２サイリスタワード線ＴＷ２（第２ゲート電極２２Ｂ）、サイドウォール２４、２５等を被覆する層間絶縁膜４３を形成する。この層間絶縁膜４３は、例えば高密度プラズマＣＶＤによる酸化シリコン（ＨＤＰ−ＳｉＯ2）膜を例えば３００ｎｍの厚さに堆積して形成する。このときの膜厚は第１、第２ゲート電極２２Ａ、２２Ｂの高さ以上で１μｍ以下程度が望ましい。また、このときに用いる層間絶縁膜４３はＨＤＰ−ＳｉＯ2に限らず、Ｐ−ＳｉＯ2や低誘電率（Ｌｏｗ−ｋ）膜のように、通常のＣＭＯＳプロセスで用いられている層間絶縁膜の膜種であって、エピタキシャル成長時に選択性が保てる絶縁膜であればいずれでもよい。ここで、必要に応じて化学的機械研磨（ＣＭＰ）を行って、層間絶縁膜４３の表面の平坦化を行ってもよい。
【０１３０】
次いで、通常のレジスト塗布、リソグラフィー技術により、第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上、および第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上および第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上の上記層間絶縁膜４３に開口部４５、４６を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。上記層間絶縁膜４３には、エピタキシャル成長時に選択性を取るためであるので、酸化シリコン膜もしくは窒化シリコン膜の単膜を用いることもでき、上記選択性が維持できればその他の種類の絶縁膜を用いることもできる。その後、上記エッチングマスクを除去する。
【０１３１】
次に、図２２の断面図および図２３の平面レイアウト図に示すように、各第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上の上記開口部４５に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成すると同時に、各第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上の上記開口部４６に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。そして、上記第１ｐ型領域ｐ１上にアノードコンタクト６４が設けられる。
【０１３２】
次に、上記構成の第２半導体装置２における配線の一例を図２４の平面レイアウト図および図２５、図２６の回路図によって説明する。
【０１３３】
図２４および図２５、図２６に示すように、半導体装置２は、一例として、一方向（例えばＸ方向）に、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２の順に繰り返し配置されている。なお、上記繰り返し配置方向において、選択トランジスタとサイリスタ間およびサイリスタ間には素子分離領域１４が形成されている。一方、上記一方向とは直交する方向（例えばＹ方向）には、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２がそれぞれ、素子分離領域１４を介して繰り返し配置されている。そして、各第１サイリスタＴ１の第１サイリスタワード線２２Ａと各第２サイリスタＴ２の第２サイリスタワード線２２ＢとがＹ方向に配置され、各第１選択トランジスタＴｒ１の第１ワード線Ｗ１と各第２選択トランジスタＴｒ２の第２ワード線Ｗ２とがＹ方向に配置されている。
【０１３４】
上記第１サイリスタワード線ＴＷ１にそって各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記各第１ｐ型領域ｐ１（第１領域）がアノード電極となり、各アノード電極にアノードコンタクト６４を介して接続するアノード線Ａ１が上記第１サイリスタワード線ＴＷ１と並行する方向に配設されている。また、同様に、上記第２サイリスタワード線ＴＷ２にそって各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記各第１ｐ型領域ｐ１（第１領域）がアノード電極となり、各アノード電極にアノードコンタクト６４を介して接続するアノード線Ａ２が上記第１サイリスタワード線ＴＷ２と並行する方向に配設されている。各第１選択トランジスタＴｒ１（および第２選択トランジスタＴｒ２）のサイリスタ側のソース・ドレイン５１とサイリスタの第２ｎ型領域ｎ２（第４領域）とはそれぞれブリッジコンタクト６１、６２を介して配線（図示せず）により接続されている。さらに最上層には、上記第２選択トランジスタＴｒ２と第１選択トランジスタＴｒ１との間のソース・ドレイン領域５２にビットコンタクト６３を介して接続されたビット線Ｂが、上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２とに直交する方向に配設されている。
【０１３５】
そして、上記構成では、１つの選択トランジスタと一つのサイリスタとで一つのメモリ素子が構成されている。例えば、２点鎖線で囲む第１サイリスタＴ１と第１選択トランジスタＴｒ１とでメモリ素子Ｍ１が構成されている。
【０１３６】
上記半導体装置２では、前記半導体装置１Ａ，１Ｂ等と同様なる作用効果が得られるとともに、半導体装置２では、第１ｐ型領域ｐ１を広くとれるので、アノードコンタクト６４が取りやすいという利点がある。
【０１３７】
次に、図２７〜図３３によって、第３半導体装置の実施例およびその製造方法を説明する。この図２７〜図３３では、第１サイリスタＴ１の第１選択トランジスタＴｒ１側の第２ｐ型領域ｐ２（第３領域）上と第１選択トランジスタＴｒ１の第１サイリスタＴ１側のソース・ドレイン領域５２上、およびその間の素子分離領域１４上に第２ｎ型領域ｎ２（第４領域）が形成された構成について示す。
【０１３８】
まず、図２７に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２、１５を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【０１３９】
また、上記素子形成領域１５にはｐ型ウエル領域５５を形成する。このｐ型ウエル領域５５は、既知のＭＯＳプロセスで形成されるｐ型ウエル領域と同様に形成することができる。
【０１４０】
次に上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０１４１】
次に、上記素子形成領域１２に形成された上記ゲート絶縁膜２１上に第１ゲート電極２２Ａを、上記素子形成領域１５に形成された上記ゲート絶縁膜２１上にゲート電極５６を形成する。上記第１ゲート電極２２Ａ、ゲート電極５６は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１４２】
各第１ゲート電極２２Ａ、ゲート電極５６は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０１４３】
次に、第１ゲート電極２２Ａの側壁にサイドウォール２４、２５を形成すると同時に、ゲート電極５６の側壁にサイドウォール５７、５８を形成する。例えば、第１ゲート電極２２Ａ、ゲート電極５６を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、各第１ゲート電極２２Ａ、ゲート電極５６の側壁に上記サイドウォール２４、２５、サイドウォール５７、５８を形成することができる。上記サイドウォール２４、２５、サイドウォール５７、５８は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１４４】
次に、通常のレジスト塗布、リソグラフィー技術により、上記第１ゲート電極２２Ａの一方側（ゲート電極５６とは反対側）の素子形成領域１２上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記半導体基板１１中にｎ型のドーパントを導入して、素子形成領域１２に第１ｎ型領域ｎ１（第２領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば１．５×１０19ｃｍ-3になるように設定する。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。その後、上記イオン注入マスクを除去する。
【０１４５】
次に、通常のレジスト塗布、リソグラフィー技術により、上記素子形成領域１５上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記半導体基板１１中にｎ型のドーパントを導入して、ゲート電極５６の両側の素子形成領域１５にソース・ドレイン領域５１、５２を形成する。このイオン注入条件は、通常のｎＭＯＳトランジスタのソース・ドレイン領域の形成条件を用いることができる。その後、上記イオン注入マスクを除去する。
【０１４６】
なお、上記サイドウォール５７、５８を形成する前に、ゲート電極５６の両側の素子形成領域１５に、エクステンション領域（もしくはＬＤＤ領域）５９、６０を形成しておくことが好ましい。
【０１４７】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１４８】
次に、図２８に示すように、各第１ゲート電極２２Ａ、ゲート電極５６、サイドウォール２４、２５、サイドウォール５７、５８等を被覆する絶縁膜４１を形成する。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１上と素子分離領域１４を挟んで第１ｎ型領域ｎ１に隣接する図示はしていないが別のサイリスタの第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域ｎ１上およびその間の素子分離領域１４上の上記絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
【０１４９】
また、この半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２の形状については、前述した各形状（例えば、図７、図１０、図１９、図２０、図２３等によって説明した形状）に形成することができる。
【０１５０】
次に、図２９に示すように、各第１ｎ型領域ｎ１上の上記開口部４２に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１５１】
ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【０１５２】
次に、図３０に示すように、各第１ゲート電極２２Ａ、ゲート電極５６、サイドウォール２４、２５、サイドウォール５７、５８、絶縁膜４１等を被覆する層間絶縁膜４３を形成する。この層間絶縁膜４３は、例えば高密度プラズマＣＶＤによる酸化シリコン（ＨＤＰ−ＳｉＯ2）膜を例えば３００ｎｍの厚さに堆積して形成する。このときの膜厚は第１ゲート電極２２Ａ、ゲート電極５６の高さ以上で１μｍ以下程度が望ましい。また、このときに用いる層間絶縁膜４３はＨＤＰ−ＳｉＯ2に限らず、Ｐ−ＳｉＯ2や低誘電率（Ｌｏｗ−ｋ）膜のように、通常のＣＭＯＳプロセスで用いられている層間絶縁膜の膜種であって、エピタキシャル成長時に選択性が保てる絶縁膜であればいずれでもよい。ここで、必要に応じて化学的機械研磨（ＣＭＰ）を行って、層間絶縁膜４３の表面の平坦化を行ってもよい。
【０１５３】
次いで、通常のレジスト塗布、リソグラフィー技術により、各第１ゲート電極２２Ａ、ゲート電極５６間の素子形成領域１２、１５およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、第１サイリスタＴ１の第１選択トランジスタＴｒ１側の第２ｐ型領域ｐ２（第３領域）上と第１選択トランジスタＴｒ１の第１サイリスタＴ１側のソース・ドレイン領域５１上、およびその間の素子分離領域１４上の上記層間絶縁膜４３に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２およびソース・ドレイン領域５１）面を露出させることができる。上記層間絶縁膜４３には、エピタキシャル成長時に選択性を取るためであるので、酸化シリコン膜もしくは窒化シリコン膜の単膜を用いることもでき、上記選択性が維持できればその他の種類の絶縁膜を用いることもできる。その後、上記エッチングマスクを除去する。
【０１５４】
次に、図３１の断面図および図３２の平面レイアウト図に示すように、第２ｐ型領域ｐ２およびソース・ドレイン領域５１上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を形成する。この第２ｎ型領域ｎ２は、例えば選択エピタキシャル成長により形成される。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【０１５５】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。また、図示したように、層間絶縁膜４３表面と第２ｎ型領域ｎ２表面とが同一高さになるように、例えば化学的機械研磨を行って、平坦化してもよい。
【０１５６】
次に、図示はしないが、第１サイリスタワード線ＴＷ１（第１ゲート電極２２Ａ）、ゲート電極５６、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２、ソース・ドレイン領域５１、５２等を露出させるため、各領域上の上記層間絶縁膜４３、絶縁膜４１（前記図６参照）を除去する。そして、各露出された第１サイリスタワード線ＴＷ１（第１ゲート電極２２Ａ）、ゲート電極５６、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２、ソース・ドレイン領域５１、５２等の表面に、サリサイド工程によってシリサイド層を、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１５７】
上記製造方法によって形成される本発明の半導体装置３は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１とｎＭＯＳトランジスタからなる第１選択トランジスタＴｒ１とを有し、各第１サイリスタＴ１の第２ｐ型領域ｐ２が素子分離領域１４を挟んで第１選択トランジスタＴｒ１のソース・ドレイン領域５１と対向するように形成されたもので、開口部４４内の第２ｐ型領域ｐ２とソース・ドレイン領域５１から選択エピタキシャル成長により、素子分離領域１４上で接合するように、第２ｎ型領域ｎ２（第４領域）が形成されていることを特徴とする。
【０１５８】
上記半導体装置３の製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第２ｐ型領域ｐ２と第１選択トランジスタＴｒ１のソース・ドレイン領域５２とから第２ｎ型領域ｎ２をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２ｎ型領域ｎ２より選択エピタキシャル成長させた場合より広く形成される。さらに、エピタキシャル成長層である第２ｎ型領域ｎ２の側壁がサイドウォール２４、５８で抑えられることによって、また、第１サイリスタＴ１の第２ｐ型領域ｐ２と第１選択トランジスタＴｒ１のソース・ドレイン領域５とからエピタキシャル成長させた各第２ｎ型領域ｎ２同士が素子分離領域１４上で接合し合うことによっても、第２ｎ型領域ｎ２の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【０１５９】
上記半導体装置３の製造方法では、第１ｎ型領域ｎ１をイオン注入法で形成する場合を説明したが、選択エピタキシャル法で形成することもできる。このときの条件は、一例として、アルシン（ＡｓＨ3）ガスを用いて、成膜雰囲気の温度を７５０℃とし、ｎ型不純物であるヒ素濃度が５×１０18ｃｍ-3、膜厚が１００ｎｍとなるように、成膜を行えばよい。上記ｎ型不純物の濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また膜厚は５０ｎｍ-３００ｎｍ程度が望ましい。また使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物であればよい。したがって、ｎ型不純物は、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等を用いることができる。また、必要に応じて、半導体基板１１表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１６０】
次に、上記半導体装置３の変形例を、図３３の概略構成断面図によって説明する。
【０１６１】
図３３に示すように、第１ｎ型領域ｎ１もしくは第２ｎ型領域ｎ２が選択エピタキシャル成長によって形成される構成では、第１選択トランジスタＴｒ１と同様に、第１サイリスタＴ１のゲート電極２２Ａの両側に、通常のＣＭＯＳプロセスにおいてＬＤＤ（Lightly Doped Drain）もしくはエクステンションと呼ばれる、通常のＣＭＯＳのソース・ドレインよりもごく浅い拡散層領域２７、２８を形成してもよい。この構成では、選択エピタキシャル成長で第１ｎ型領域ｎ１もしくは第２ｎ型領域ｎ２が形成されるため、サイドウォール２４、２５の直下に第１ｎ型領域ｎ１もしくは第２ｎ型領域ｎ２と同型の不純物はドーピングされない。
【０１６２】
また、上記第３半導体装置３において、上記第１ｐ型領域ｐ１を形成する前に、１０ｎｍ〜５０ｎｍ程度の厚さに第１ｎ型領域ｎ１をエピタキシャル成長により積み上げるように形成することもできる。これにより、第１ｐ型領域ｐ１の不純物が半導体基板１１中に拡散するのを抑制することができる。
【０１６３】
また、上記第３半導体装置３において、上記第２ｎ型領域ｎ２を形成する前に、１０ｎｍ-５０ｎｍ程度の厚さに第２ｐ型領域ｐ２をエピタキシャル成長により積み上げるように形成することもできる。これにより、第２ｎ型領域ｎ２の不純物が半導体基板１１中に拡散するのを抑制することができる。
【０１６４】
上記各実施例では、選択エピタキシャル成長は、ｎ型不純物もしくはｐ型不純物をドープしながらエピタキシャル成長を行った。例えば、エピタキシャル成長層の全層または一部の層をノンドープでエピタキシャル成長を行い、その後、イオン注入法や固層拡散法により、所定の不純物をドーピングしてもよい。
【０１６５】
上記各実施例では、半導体基板１１としてバルクシリコン基板を用いることを前提としていたが、ＳＯＩ（Silicon on insulator）基板で作製することもできる。
【０１６６】
上記各実施例では、第１導電型不純物をｐ型不純物とし、第２導電型不純物をｎ型不純物として説明したが、これを入れ替えて、第１導電型不純物をｎ型不純物とし、第２導電型不純物をｐ型不純物として作製することもできる。
【図面の簡単な説明】
【０１６７】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図７】半導体基板面を露出させる工程における開口部およびアノード電極の形状の一例を示した平面レイアウト図である。
【図８】半導体装置１（１Ａ）における配線の一例を示した平面レイアウト図である。
【図９】半導体装置１（１Ａ）における配線の一例を示した回路図である。
【図１０】半導体基板面を露出させる工程における開口部およびアノード電極の形状の一例を示した平面レイアウト図である。
【図１１】半導体装置１（１Ｂ）における配線の一例を示した平面レイアウト図である。
【図１２】半導体装置１（１Ｂ）における配線の一例を示した回路図である。
【図１３】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図１４】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図１５】本発明の半導体装置に係る一実施の形態（第４実施例）を示した概略構成断面図である。
【図１６】本発明の半導体装置の製造方法の第２実施例を示した製造工程断面図である。
【図１７】本発明の半導体装置の製造方法の第２実施例を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法の第２実施例を示した製造工程断面図である。
【図１９】層間絶縁膜の開口部およびアノード電極の形状について示した平面レイアウト図である。
【図２０】層間絶縁膜の開口部およびアノード電極の形状について示した平面レイアウト図である。
【図２１】本発明の第２半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２２】本発明の第２半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２３】本発明の第２半導体装置の製造方法に係る層間絶縁膜の開口部およびアノード電極の形状について示した平面レイアウト図である。
【図２４】半導体装置２における配線の一例を示した平面レイアウト図である。
【図２５】半導体装置２における配線の一例を示した回路図である。
【図２６】半導体装置２における配線の一例を示した回路図である。
【図２７】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２８】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２９】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３０】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３１】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３２】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した平面レイアウト図である。
【図３３】第３半導体装置に係る実施例の変形例を示した概略構成断面図である。
【図３４】課題を示した概略構成断面図である。
【図３５】課題を示した概略構成断面図である。
【符号の説明】
【０１６８】
１…半導体装置、１４…素子分離領域、ｐ１…第１ｐ型領域（第１領域）、ｐ２…第２ｐ型領域（第３領域）、ｎ１…第１ｎ型領域（第２領域）、ｎ２…第２ｎ型領域（第４領域）、Ｔ１…第１サイリスタ、Ｔ２…第２サイリスタ
【技術分野】
【０００１】
本発明は、サイリスタを記憶素子に用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１−３、特許文献１参照）。
【０００４】
また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
【０００５】
Ｔ−ＲＡＭ社はサイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造を形成した後に、選択エピ技術を使い、ＣＭＯＳ製造技術で適用されているエレベーテッドソース／ドレイン（Elevated Source/Drain）と同様な選択エピタキシャル製造技術を用いている。一方、本発明の出願人は、サイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造のいずれか、または複数（例えばｐ１、ｎ２）を選択エピタキシャル成長技術で形成するというものである。
【０００６】
デバイスのスケーリングに伴い（特に９０ｎｍノード世代以降）、選択エピタキシャル成長を行う活性領域が小さくなってくる。また、例えば図３４、図３５に示すように、サイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造のいずれか、例えば、図３４に示すｐ１領域もしくは図３５に示すｎ２領域を選択エピタキシャル成長で形成する時には、ファセットが発生する（エピタキシャル成長層の側部が傾斜面で形成される）ので、選択エピタキシャル成長膜の形状が四角錘または台形状に成長する。これらのことから、選択エピ成膜された膜の形状は先端部が尖った形状（図示した形状）もしくは、上部の平らな面積部分が非常に小さいものになる。このため、活性領域端部でのエピ膜の実効的な膜厚が薄くなるので、このエピタキシャル成長層に対してシリサイドプロセスを行うと、最悪のケースではシリサイド層がエピタキシャル成長層を突き抜け、シリコン基板に達してショートするという問題が生じる。また、その後の上層配線工程でのコンタクト不良などの問題、選択エピ層の配線コンタクトとシリコン基板距離がばらつくことによる特性ばらつきを引き起こす懸念が生じる。
【０００７】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著 「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著 「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著 「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、サイリスタの構成要素を選択エピタキシャル成長技術で形成した場合、ファセットが発生してエピタキシャル成長層の形状が四角錘または台形状に成長するため、このエピタキシャル成長層にシリサイドプロセスを施した場合、シリサイド反応により形成されるシリサイド層がエピタキシャル成長層を突き抜けるのを防止することが困難な点である。また、その後の上層配線工程でのコンタクト不良などの問題、選択エピ層の配線コンタクトとシリコン基板距離がばらつくことによる特性ばらつきを引き起こす可能性がある点である。
【０００９】
本発明は、実効的なエピタキシャル成長面積を拡大して、エピタキシャル成長時に発生するファセットの影響を抑える。
【課題を解決するための手段】
【００１０】
本発明の第１半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、前記第１サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第１サイリスタの第１領域と、前記第２サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第２サイリスタの第１領域とが、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域との間の前記素子分離領域上で連続した状態に形成されていることを特徴とする。
【００１１】
本発明の第１半導体装置では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域と第２サイリスタの第２領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。
【００１２】
本発明の第２半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成され、前記各第１サイリスタの第１領域が前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成され、前記各第２サイリスタの第１領域が前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成されていることを特徴とする。
【００１３】
本発明の第２半導体装置では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域同士、および第２サイリスタの第２領域同士からエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。
【００１４】
本発明の第３半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成された半導体装置であって、前記第２領域と前記ＭＩＳ型トランジスタの一方のソース・ドレイン領域が前記素子分離領域を挟んで設けられ、前記第２領域上に選択エピタキシャル成長により形成される前記第１領域と、前記一方のソース・ドレイン領域上に選択エピタキシャル成長により形成される積み上げソース・ドレイン領域とが、前記第２領域と前記一方のソース・ドレイン領域との間の前記素子分離領域上で連続した状態に形成されていることを特徴とする。
【００１５】
本発明の第３半導体装置では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離されたサイリスタの第２領域とＭＩＳ型トランジスタの一方のソース・ドレイン領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。
【００１６】
本発明の半導体装置の第１製造方法は、半導体基板に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、前記半導体基板に前記素子分離領域を挟んで前記第１サイリスタの第２領域と前記第２サイリスタの第２領域とを形成した後、選択エピタキシャル成長により、前記第１サイリスタの第２領域よりエピタキシャル成長させて前記第１サイリスタの第１領域を形成すると同時に、前記第２サイリスタの第２領域よりエピタキシャル成長させて前記第２サイリスタの第１領域を形成し、前記素子分離領域上で前記第１サイリスタの第１領域と前記第２サイリスタの第１領域とを接合させた状態に形成することを特徴とする。
【００１７】
本発明の半導体装置の第１製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域と第２サイリスタの第２領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようになる。
【００１８】
本発明の半導体装置の第２製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成され、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成された半導体装置の製造方法であって、前記各第１サイリスタの第１領域を、前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成し、前記各第２サイリスタの第１領域を、前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成することを特徴とする。
【００１９】
本発明の半導体装置の第２製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第１サイリスタの第２領域同士、および第２サイリスタの第２領域同士からエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようになる。
【００２０】
本発明の半導体装置の第３製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、前記半導体基板に前記素子分離領域を挟んで前記第２領域と前記ＭＩＳ型トランジスタのソース・ドレイン領域とを形成した後、選択エピタキシャル成長により、前記第２領域よりエピタキシャル成長させて前記第１領域を形成すると同時に、前記第２領域に素子分離領域を挟んで形成された方の前記ソース・ドレイン領域よりエピタキシャル成長させて積み上げソース・ドレイン領域を形成し、前記素子分離領域上で前記第１領域と前記積み上げソース・ドレイン領域とを接合させた状態に形成することを特徴とする。
【００２１】
本発明の半導体装置の第３製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域を介して分離された第２領域とＭＩＳ型トランジスタの一方のソース・ドレイン領域とからエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようになる。
【発明の効果】
【００２２】
本発明の第１半導体装置および第２半導体装置は、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されている。これによって、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【００２３】
本発明の半導体装置の第１製造方法および第２製造方法は、実効的に選択エピタキシャル成長の成長をはじめる領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２領域より選択エピタキシャル成長させた場合より広く形成されるようにできる。これによって、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２５】
図１に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００２６】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００２７】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００２８】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００２９】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００３０】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００３１】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００３２】
各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００３３】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００３４】
上記半導体装置１では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とから第１ｐ型領域ｐ１をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第１ｎ型領域ｎ１より選択エピタキシャル成長させた場合より広く形成されている。さらに、エピタキシャル成長層である第１ｐ型領域ｐ１の側壁がサイドウォール２４、２５で抑えられることによって、また、第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とからエピタキシャル成長させた各第１ｐ型領域ｐ１同士が素子分離領域１４上で接合し合うことによっても、第１ｐ型領域ｐ１の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【００３５】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図２〜図６の製造工程断面図によって説明する。図２〜図６では、一例として、素子分離領域を挟んで二つのサイリスタを形成する製造方法を示す。この製造方法は、例えばサイリスタＲＡＭの製造方法に適用できる。
【００３６】
図２に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２、１３を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２、１３の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００３７】
次に、図３に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００３８】
次に、上記素子形成領域１２に形成された上記ゲート絶縁膜２１上に第１ゲート電極２２Ａを、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上に第２ゲート電極２２Ｂを形成する。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００３９】
各第１、第２ゲート電極２２Ａ、２２Ｂは、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００４０】
次に、図４に示すように、各第１、第２ゲート電極２２Ａ、２２Ｂの側壁にサイドウォール２４、２５を形成する。例えば、第１、第２ゲート電極２２Ａ、２２Ｂを被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、各第１、第２ゲート電極２２Ａ、２２Ｂの側壁に上記サイドウォール２４、２５を形成することができる。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００４１】
次に、通常のレジスト塗布、リソグラフィー技術により、上記第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中にｎ型のドーパントを導入して、各素子形成領域１２、１３に第１ｎ型領域ｎ１（第２領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば１．５×１０19ｃｍ-3になるように設定する。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。その後、上記イオン注入マスクを除去する。
【００４２】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００４３】
また、上記サイドウォール２４、２５の形成は第１ｎ型領域ｎ１を形成するイオン注入後に行ってもよい。
【００４４】
次に、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク（図示せず）を形成する。次いで、このイオン注入マスクを用いたイオン注入技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２（第４領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば５×１０20ｃｍ-3になるように設定する。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。その後、上記イオン注入マスクを除去する。
【００４５】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００４６】
また、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の形成順序は上記手順と異なっていても差し支えない。先に第２ｎ型領域ｎ２を形成し、後に第１ｎ型領域ｎ１を形成してもよい。上記アニールも第１ｎ型領域ｎ１、第２ｎ型領域ｎ２ともに形成後１回で行ってもよいし、選択トランジスタのソース／ドレイン活性化アニールなどの工程とかねても良い。
【００４７】
次に、図５に示すように、各第１、第２ゲート電極２２Ａ、２２Ｂ、サイドウォール２４、２５等を被覆する絶縁膜４１を形成する。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域ｎ１上およびその間の素子分離領域１４上の上記絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。さらには、この工程はサイドウォール２４、２５の形成と同時に行ってもよい。また、膜厚は次に成長させる第１ｐ型領域ｐ１のエピ膜より薄い膜厚に設定する。
【００４８】
また、この半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２の形状については、後に詳述する。
【００４９】
次に、図６に示すように、各第１ｎ型領域ｎ１上の上記開口部４２に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。ここで、上記第１ｐ型領域ｐ１は、各第１ｎ型領域ｎ１よりエピタキシャル成長し始め、素子分離領域１４上で接合し、さらに成長される。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００５０】
上記第１実施例では、第２ｎ型領域ｎ２をイオン注入法で形成したが、選択エピタキシャル法で行ってもよい。その場合は、上記に続いて、再び窒化シリコン膜を例えば２０ｎｍ堆積し、その後に、第２ｎ型領域ｎ２となる領域をレジストでパターニングして開口し、その後、窒化シリコン膜をエッチングする。
【００５１】
ここでは一例として、窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【００５２】
次に、第２ｎ型領域ｎ２を選択エピタキシャル成長により成膜する。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【００５３】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００５４】
次に、図示はしないが、各第１、第２ゲート電極２２Ａ、２２Ｂ、各第１ｐ型領域ｐ１と第２ｎ型領域ｎ２を露出させるため、各領域上の上記絶縁膜４１（前記図６参照）を除去する。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、第１、第２ゲート電極２２Ａ、２２Ｂ上に、サリサイド工程によってシリサイド層を、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００５５】
上記製造方法によって形成される本発明の半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が絶縁膜４１に形成された開口部４２内の素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００５６】
上記半導体装置１の製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とから第１ｐ型領域ｐ１をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第１ｎ型領域ｎ１より選択エピタキシャル成長させた場合より広く形成される。さらに、エピタキシャル成長層である第１ｐ型領域ｐ１の側壁がサイドウォール２４、２５で抑えられることによって、また、第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とからエピタキシャル成長させた各第１ｐ型領域ｐ１同士が素子分離領域１４上で接合し合うことによっても、第１ｐ型領域ｐ１の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【００５７】
次に、上記半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２およびアノード電極となる第１ｐ型領域ｐ１（第１領域）の形状の一例について説明する。
【００５８】
図７に示すように、第１サイリスタＴ１および第２サイリスタＴ２を、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１とが対抗するように配置し、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ２の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【００５９】
そして、第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を含む第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、上記絶縁膜４１の開口部４２が形成されている。そして、上記開口部４２内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に上記第１ｐ型領域ｐ１（第１領域）が形成されている。
【００６０】
上記構成の半導体装置１（１Ａ）における配線の一例を図８の平面レイアウト図および図９の回路図によって説明する。
【００６１】
図８および図９に示すように、半導体装置１（１Ａ）は、一例として、一方向（例えばＸ方向）に、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２の順に繰り返し配置されている。なお、上記繰り返し配置方向において、選択トランジスタとサイリスタ間およびサイリスタ間には素子分離領域１４が形成されている。一方、上記一方向とは直交する方向（例えばＹ方向）には、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２がそれぞれ、素子分離領域１４を介して繰り返し配置されている。そして、各第１サイリスタＴ１の第１サイリスタワード線ＴＷ１と各第２サイリスタＴ２の第２サイリスタワード線ＴＷ２とがＹ方向に配設され、各第１選択トランジスタＴｒ１の第１ワード線Ｗ１と各第２選択トランジスタＴｒ２の第２ワード線Ｗ２とがＹ方向に配設されている。
【００６２】
上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間の各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記第１ｐ型領域ｐ１（第１領域）がアノード電極となり、それにアノードコンタクト６４を介してアノード線Ａが、上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２と並行する方向に接続されている。また、各第１選択トランジスタＴｒ１（および第２選択トランジスタＴｒ２）のサイリスタ側のソース・ドレイン５１とサイリスタの第２ｎ型領域ｎ２（第４領域）とはそれぞれブリッジコンタクト６１、６２を介して配線（図示せず）により接続されている。さらに最上層には、上記第２選択トランジスタＴｒ２と第１選択トランジスタＴｒ１との間のソース・ドレイン領域５２にビットコンタクト６３を介して接続されたビット線Ｂが、上記第１、第２ワード線Ｗ１、Ｗ２と直交する方向に配設されている。
【００６３】
そして、上記構成では、１つの選択トランジスタと一つのサイリスタとで一つのメモリ素子が構成されている。例えば、２点鎖線で囲む第１サイリスタＴ１と第１選択トランジスタＴｒ１と（または第２サイリスタＴ２と第２選択トランジスタＴｒ２）でメモリ素子Ｍ１（またはＭ２）が構成されている。
【００６４】
次に、上記半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２の形状の一例について説明する。
【００６５】
図１０に示すように、第１サイリスタＴ１および第２サイリスタＴ２を、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１とが対抗するように配置し、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ１の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【００６６】
そして、第１サイリスタＴ１の第１ｎ型領域ｎ１上と素子分離領域１４を介してそれに隣接する第２サイリスタＴ１の第１ｎ型領域ｎ１上およびその素子分離領域１４上に、上記絶縁膜４１の開口部４２が形成されている。したがって、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２とに対して直交する方向で各第１ｎ型領域ｎ１上に、上記開口部４２が形成されている。そして、上記開口部４２内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、第１サイリスタＴ１と第２サイリスタＴ２とで共通に用いられる上記第１ｐ型領域ｐ１（第１領域）が形成されている。この構成では、各第１ｎ型領域ｎ１上方の第１ｐ型領域ｐ１にアノードコンタクト６４が設けられている。
【００６７】
次に、上記構成の半導体装置１（１Ｂ）における配線の一例を図１１の平面レイアウト図および図１２の回路図によって説明する。
【００６８】
図１１および図１２に示すように、半導体装置１（１Ｂ）は、一例として、一方向（例えばＸ方向）に、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２の順に繰り返し配置されている。なお、上記繰り返し配置方向において、選択トランジスタとサイリスタ間およびサイリスタ間には素子分離領域１４が形成されている。一方、上記一方向とは直交する方向（例えばＹ方向）には、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２がそれぞれ、素子分離領域１４を介して繰り返し配置されている。そして、各第１サイリスタＴ１の第１サイリスタワード線２２Ａと各第２サイリスタＴ２の第２サイリスタワード線２２ＢとがＹ方向に配置され、各第１選択トランジスタＴｒ１の第１ワード線Ｗ１と各第２選択トランジスタＴｒ２の第２ワード線Ｗ２とがＹ方向に配置されている。
【００６９】
上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間の各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記各第１ｐ型領域ｐ１（第１領域）がアノード電極となり、各アノード電極にアノードコンタクト６４を介して接続するアノード線Ａが上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２と直交する方向に配設されている。また、各第１選択トランジスタＴｒ１（および第２選択トランジスタＴｒ２）のサイリスタ側のソース・ドレイン５１とサイリスタの第２ｎ型領域ｎ２（第４領域）とはそれぞれブリッジコンタクト６１、６２を介して配線（図示せず）により接続されている。さらに最上層には、上記第２選択トランジスタＴｒ２と第１選択トランジスタＴｒ１との間のソース・ドレイン領域５２にビットコンタクト６３を介して接続されたビット線Ｂが、上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２とに並行する方向に配設されている。
【００７０】
そして、上記構成では、１つの選択トランジスタと一つのサイリスタとで一つのメモリ素子が構成されている。例えば、２点鎖線で囲む第１サイリスタＴ１と第１選択トランジスタＴｒ１とでメモリ素子Ｍ１が構成されている。
【００７１】
上記半導体装置１Ａ、１Ｂでは、前記図１によって説明した作用効果が得られるとともに、半導体装置１Ａでは、第１ｐ型領域ｐ１を広くとれるので、アノードコンタクト６４が取りやすいという利点がある。また半導体装置１Ｂでは、ここのメモリセルにアノード線Ａを接続することができるので、個々のメモリセルごとに制御することができる。
【００７２】
次に、本発明の半導体装置に係る一実施の形態（第２〜第４実施例）を、図１３〜図１５の概略構成断面図によって説明する。
【００７３】
第２実施例は、図１３に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００７４】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００７５】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００７６】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００７７】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００７８】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００７９】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００８０】
また、上記半導体基板１１上には上記第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に開口部４４を形成した層間絶縁膜４３が形成されている。この層間絶縁膜４３の上面は、例えば平坦化されていてもよい。
【００８１】
上記層間絶縁膜４３の開口部４４内において、各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよく、層間絶縁膜４３の膜厚より薄く形成されている。
【００８２】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００８３】
第３実施例は図１４に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００８４】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００８５】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００８６】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００８７】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００８８】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００８９】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００９０】
また、上記半導体基板１１上には上記第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に開口部４４を形成した層間絶縁膜４３が形成されている。この層間絶縁膜４３の上面は、例えば平坦化されていてもよい。
【００９１】
上記層間絶縁膜４３の開口部４４内において、各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよく、例えば、上記層間絶縁膜４３より厚く形成されている。
【００９２】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、３の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【００９３】
第４実施例は図１５に示すように、半導体基板１１に、第１サイリスタＴ１を形成する素子形成領域１２と第２サイリスタＴ２を形成する素子形成領域１３を分離する素子分離領域１４が形成されている。この半導体基板１１には例えばシリコン基板を用いる。そして上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されたものである。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。さらに、半導体基板１１の素子形成領域１２、１３の上部に第１伝導型（ｐ型）の領域が形成されている。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になっている。この第２ｐ型領域ｐ２（第３領域）はホウ素（Ｂ）をドーピングして形成され、その濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【００９４】
上記半導体基板１１上には、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜されている。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００９５】
上記素子形成領域１２に形成された上記ゲート絶縁膜２１上には、第１ゲート電極２２Ａが形成されていて、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上には、第２ゲート電極２２Ｂが形成されえている。上記第１、第２ゲート電極２２Ａ、２２Ｂは、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００９６】
また、上記第１、第２ゲート電極２２Ａ、２２Ｂ上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等が形成されていてもよい。
【００９７】
各第１、第２ゲート電極２２Ａ、２２Ｂの側壁には、サイドウォール２４、２５が形成されている。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００９８】
上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中には、ｎ型のドーパントが導入されてなる第１ｎ型領域ｎ１（第２領域）が形成されている。この第１ｎ型領域ｎ１は、濃度は例えば１．５×１０19ｃｍ-3となっている。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【００９９】
各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中には、ｎ型のドーパントを導入してなる第２ｎ型領域ｎ２（第４領域）が形成されている。この第２ｎ型領域ｎ２は、例えばドーパントにリン（Ｐ）が用いられており、濃度は例えば５×１０20ｃｍ-3になるように設定されている。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。
【０１００】
また、上記半導体基板１１上には上記第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に開口部４４を形成した層間絶縁膜４３が形成されている。この層間絶縁膜４３の上面は、例えば平坦化されていてもよい。
【０１０１】
上記層間絶縁膜４３の開口部４４内において、各第１ｎ型領域ｎ１上およびその間の上記素子分離領域１４上に、第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよく、例えば、上記層間絶縁膜４３と同等の厚さに形成されている。
【０１０２】
したがって、半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、３の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【０１０３】
上記半導体装置の第２実施例〜第４実施例の構成を製造する方法の一例を半導体装置の製造方法の第２実施例として、図１６〜図１８の製造工程断面図によって説明する。
【０１０４】
図１６に示すように、半導体基板１１を用意する。前記図２〜図４によって説明したのと同様にして、上記半導体基板１１に素子形成領域１２、１３を分離する素子分離領域１４を形成する。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２、１３の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。
【０１０５】
次に、上記半導体基板１１上にゲート絶縁膜２１を形成する。次に、上記素子形成領域１２に形成された上記ゲート絶縁膜２１上に第１ゲート電極２２Ａを、上記素子形成領域１３に形成された上記ゲート絶縁膜２１上に第２ゲート電極２２Ｂを形成する。次に、各第１、第２ゲート電極２２Ａ、２２Ｂの側壁にサイドウォール２４、２５を形成する。
【０１０６】
次に、通常のレジスト塗布、リソグラフィー技術により、上記第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記各第１、第２ゲート電極２２Ａ、２２Ｂ間の半導体基板１１中にｎ型のドーパントを導入して、各素子形成領域１２、１３に第１ｎ型領域ｎ１（第２領域）を形成する。その後、上記イオン注入マスクを除去する。
【０１０７】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１０８】
また、上記サイドウォール２４、２５の形成は第１ｎ型領域ｎ１を形成するイオン注入後に行ってもよい。
【０１０９】
次に、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク（図示せず）を形成する。次いで、このイオン注入マスクを用いたイオン注入技術により、各第１、第２ゲート電極２２Ａ、２２Ｂの他方側の半導体基板１１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２（第４領域）を形成する。その後、上記イオン注入マスクを除去する。
【０１１０】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１１１】
また、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の形成順序は上記手順と異なっていても差し支えない。先に第２ｎ型領域ｎ２を形成し、後に第１ｎ型領域ｎ１を形成してもよい。上記アニールも第１ｎ型領域ｎ１、第２ｎ型領域ｎ２ともに形成後１回で行ってもよいし、選択トランジスタのソース／ドレイン活性化アニールなどの工程とかねても良い。
【０１１２】
次に、図１７に示すように、各第１、第２ゲート電極２２Ａ、２２Ｂ、サイドウォール２４、２５等を被覆する層間絶縁膜４３を形成する。この層間絶縁膜４３は、例えば高密度プラズマＣＶＤによる酸化シリコン（ＨＤＰ−ＳｉＯ2）膜を例えば３００ｎｍの厚さに堆積して形成する。このときの膜厚は第１、第２ゲート電極２２Ａ、２２Ｂの高さ以上で１μｍ以下程度が望ましい。また、このときに用いる層間絶縁膜４３はＨＤＰ−ＳｉＯ2に限らず、Ｐ−ＳｉＯ2や低誘電率（Ｌｏｗ−ｋ）膜のように、通常のＣＭＯＳプロセスで用いられている層間絶縁膜の膜種であって、エピタキシャル成長時に選択性が保てる絶縁膜であればいずれでもよい。ここで、必要に応じて化学的機械研磨（ＣＭＰ）を行って、層間絶縁膜４３の表面の平坦化を行ってもよい。
【０１１３】
次いで、通常のレジスト塗布、リソグラフィー技術により、各第１、第２ゲート電極２２Ａ、２２Ｂ間の素子形成領域１２、１３およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域ｎ１上およびその間の素子分離領域１４上の上記層間絶縁膜４３に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。上記層間絶縁膜４３には、エピタキシャル成長時に選択性を取るためであるので、酸化シリコン膜もしくは窒化シリコン膜の単膜を用いることもでき、上記選択性が維持できればその他の種類の絶縁膜を用いることもできる。その後、上記エッチングマスクを除去する。
【０１１４】
上記層間絶縁膜４３の開口部４４の形状は、後に説明する様に主に３通りある。一つはサイリスタワード線に垂直な方向に隣接するアノード領域をつなげて開口する（後に図１９によって説明する）。一つはサイリスタワード線に平行に一列ずつ繋げて開口する（後に図２１〜図２６によって説明する）。一つはサイリスタワード線間に挟まれたアノード領域をすべてつなげて開口する（後に図２０によって説明する）。
【０１１５】
次に、図１８に示すように、各第１ｎ型領域ｎ１上の上記開口部４４に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１１６】
上記実施例では、第２ｎ型領域ｎ２をイオン注入法で形成したが、選択エピタキシャル法で行ってもよい。その場合は、上記に続いて、再び窒化シリコン膜を例えば２０ｎｍ堆積し、その後に、第２ｎ型領域ｎ２となる領域をレジストでパターニングして開口し、その後、窒化シリコン膜をエッチングする。
【０１１７】
ここでは一例として、窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【０１１８】
次に、第２ｎ型領域ｎ２を選択エピタキシャル成長により成膜する。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【０１１９】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【０１２０】
上記第２実施例の製造方法によって形成される本発明の半導体装置１は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１と第２サイリスタＴ２とを有し、各第１、第２サイリスタＴ１、Ｔ２の各第１ｎ型領域ｎ１が素子分離領域１４を挟んで対向するように形成されたもので、各第１ｐ型領域ｐ１が絶縁膜４３に形成された開口部４４内の素子形成領域１２、１３（各第１ｎ型領域ｎ１）から選択エピタキシャル成長により、素子分離領域１４上で接合するように形成されていることを特徴とする。
【０１２１】
上記第２実施例の製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とから第１ｐ型領域ｐ１をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第１ｎ型領域ｎ１より選択エピタキシャル成長させた場合より広く形成される。さらに、エピタキシャル成長層である第１ｐ型領域ｐ１が層間絶縁膜４３の開口部４４の側壁で抑えられることによって、また、第１サイリスタＴ１の第１ｎ型領域ｎ１と第２サイリスタＴ２の第１ｎ型領域ｎ１とからエピタキシャル成長させた各第１ｐ型領域ｐ１同士が素子分離領域１４上で接合し合うことによっても、第１ｐ型領域ｐ１の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【０１２２】
上記層間絶縁膜４３の開口部４４およびアノード電極の形状について、図１９、図２０の平面レイアウト図によって説明する。
【０１２３】
図１９に示すように、第１サイリスタＴ１および第２サイリスタＴ２が、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）とが対抗するように形成され、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ１の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【０１２４】
そして、第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上と素子分離領域１４を介してそれに隣接する第２サイリスタＴ１の第１ｎ型領域ｎ１上およびその素子分離領域１４上に、上記層間絶縁膜４３の開口部４４が形成されている。したがって、第１サイリスタワード線２２Ａと第２サイリスタワード線２２Ｂとに対して直交する方向で各第１ｎ型領域ｎ１上に、上記開口部４４が形成されている。そして、上記開口部４４内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線２２Ａと第２サイリスタワード線２２Ｂとの間に、第１サイリスタＴ１と第２サイリスタＴ２とで共通に用いられる上記第１ｐ型領域ｐ１（第１領域）が形成されている。この構成では、各第１ｎ型領域ｎ１上方の第１ｐ型領域ｐ１にアノードコンタクト６４が設けられている。
【０１２５】
次に、図２０に示すように、第１サイリスタＴ１および第２サイリスタＴ２が、素子分離領域１４を挟んで第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）と第２サイリスタＴ２の第１ｎ型領域ｎ１とが対抗するように形成され、第１サイリスタＴ１の第２ｐ型領域ｐ２（第３領域）上にゲート絶縁膜（図示せず）を介して第１ゲート電極２２Ａが形成され、第２サイリスタＴ１の第２ｐ型領域ｐ２上にゲート絶縁膜（図示せず）を介して第２ゲート電極２２Ｂが形成されている。このような第１サイリスタＴ１および第２サイリスタＴ２が、第１ゲート電極２２Ａおよび第２ゲート電極２２Ｂの配設方向に複数配置され、各第１サイリスタＴ１の第１ゲート電極２２Ａが一本の第１サイリスタワード線ＴＷ１で形成され、各第２サイリスタＴ２の第２ゲート電極２２Ｂが一本の第２サイリスタワード線ＴＷ２で形成されている。
【０１２６】
そして、第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を含む第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、上記層間絶縁膜４３の開口部４４が形成されている。そして、上記開口部４４内の各第１ｎ型領域ｎ１上より選択的にエピタキシャル成長されて、第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に上記第１ｐ型領域ｐ１（第１領域）が形成されている。
【０１２７】
上記第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を含む第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２との間に、上記層間絶縁膜４３の開口部４４が形成されている構成においては、第１サイリスタワード線２２Ａと第２サイリスタワード線２２Ｂの配設方向に、二つまたはそれ以上の第１サイリスタＴ１の第１ｎ型領域ｎ１とそれに隣接する二つまたはそれ以上の第２サイリスタＴ２の第１ｎ型領域ｎ１およびその間の素子分離領域１４上に上記開口部４４が形成されていてもよい。したがって、上記開口部４４内に形成される上記第１ｐ型領域ｐ１は、二つまたはそれ以上の第１サイリスタＴ１の第１ｎ型領域ｎ１とそれに隣接する二つまたはそれ以上の第２サイリスタＴ２の第１ｎ型領域ｎ１およびその間の素子分離領域１４上に形成されてもよい。
【０１２８】
次に、図２１〜図２６によって、第２半導体装置の実施例およびその製造方法を説明する。この図２１〜図２６では、第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に第１ｐ型領域ｐ１（第１領域）が形成され、第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上およびその間の素子分離領域１４上に第１ｐ型領域ｐ１（第１領域）が形成された構成について示す。
【０１２９】
まず、前記図２〜図４によって説明した工程を行い、さらに前記図１７によって説明したようにして、図２１に示すように、各第１サイリスタワード線ＴＷ１（第１ゲート電極２２Ａ）、第２サイリスタワード線ＴＷ２（第２ゲート電極２２Ｂ）、サイドウォール２４、２５等を被覆する層間絶縁膜４３を形成する。この層間絶縁膜４３は、例えば高密度プラズマＣＶＤによる酸化シリコン（ＨＤＰ−ＳｉＯ2）膜を例えば３００ｎｍの厚さに堆積して形成する。このときの膜厚は第１、第２ゲート電極２２Ａ、２２Ｂの高さ以上で１μｍ以下程度が望ましい。また、このときに用いる層間絶縁膜４３はＨＤＰ−ＳｉＯ2に限らず、Ｐ−ＳｉＯ2や低誘電率（Ｌｏｗ−ｋ）膜のように、通常のＣＭＯＳプロセスで用いられている層間絶縁膜の膜種であって、エピタキシャル成長時に選択性が保てる絶縁膜であればいずれでもよい。ここで、必要に応じて化学的機械研磨（ＣＭＰ）を行って、層間絶縁膜４３の表面の平坦化を行ってもよい。
【０１３０】
次いで、通常のレジスト塗布、リソグラフィー技術により、第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上、および第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上および第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上とその間の素子分離領域１４上の上記層間絶縁膜４３に開口部４５、４６を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。上記層間絶縁膜４３には、エピタキシャル成長時に選択性を取るためであるので、酸化シリコン膜もしくは窒化シリコン膜の単膜を用いることもでき、上記選択性が維持できればその他の種類の絶縁膜を用いることもできる。その後、上記エッチングマスクを除去する。
【０１３１】
次に、図２２の断面図および図２３の平面レイアウト図に示すように、各第１サイリスタワード線ＴＷ１にそって複数の第１サイリスタＴ１の第１ｎ型領域ｎ１（第２領域）上の上記開口部４５に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成すると同時に、各第２サイリスタワード線ＴＷ２にそって複数の第２サイリスタＴ２の第１ｎ型領域ｎ１（第２領域）上の上記開口部４６に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。そして、上記第１ｐ型領域ｐ１上にアノードコンタクト６４が設けられる。
【０１３２】
次に、上記構成の第２半導体装置２における配線の一例を図２４の平面レイアウト図および図２５、図２６の回路図によって説明する。
【０１３３】
図２４および図２５、図２６に示すように、半導体装置２は、一例として、一方向（例えばＸ方向）に、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２の順に繰り返し配置されている。なお、上記繰り返し配置方向において、選択トランジスタとサイリスタ間およびサイリスタ間には素子分離領域１４が形成されている。一方、上記一方向とは直交する方向（例えばＹ方向）には、第２選択トランジスタＴｒ２、第１選択トランジスタＴｒ１、第１サイリスタＴ１、第２サイリスタＴ２がそれぞれ、素子分離領域１４を介して繰り返し配置されている。そして、各第１サイリスタＴ１の第１サイリスタワード線２２Ａと各第２サイリスタＴ２の第２サイリスタワード線２２ＢとがＹ方向に配置され、各第１選択トランジスタＴｒ１の第１ワード線Ｗ１と各第２選択トランジスタＴｒ２の第２ワード線Ｗ２とがＹ方向に配置されている。
【０１３４】
上記第１サイリスタワード線ＴＷ１にそって各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記各第１ｐ型領域ｐ１（第１領域）がアノード電極となり、各アノード電極にアノードコンタクト６４を介して接続するアノード線Ａ１が上記第１サイリスタワード線ＴＷ１と並行する方向に配設されている。また、同様に、上記第２サイリスタワード線ＴＷ２にそって各第１ｎ型領域ｎ１（第２領域）上より選択的にエピタキシャル成長された上記各第１ｐ型領域ｐ１（第１領域）がアノード電極となり、各アノード電極にアノードコンタクト６４を介して接続するアノード線Ａ２が上記第１サイリスタワード線ＴＷ２と並行する方向に配設されている。各第１選択トランジスタＴｒ１（および第２選択トランジスタＴｒ２）のサイリスタ側のソース・ドレイン５１とサイリスタの第２ｎ型領域ｎ２（第４領域）とはそれぞれブリッジコンタクト６１、６２を介して配線（図示せず）により接続されている。さらに最上層には、上記第２選択トランジスタＴｒ２と第１選択トランジスタＴｒ１との間のソース・ドレイン領域５２にビットコンタクト６３を介して接続されたビット線Ｂが、上記第１サイリスタワード線ＴＷ１と第２サイリスタワード線ＴＷ２とに直交する方向に配設されている。
【０１３５】
そして、上記構成では、１つの選択トランジスタと一つのサイリスタとで一つのメモリ素子が構成されている。例えば、２点鎖線で囲む第１サイリスタＴ１と第１選択トランジスタＴｒ１とでメモリ素子Ｍ１が構成されている。
【０１３６】
上記半導体装置２では、前記半導体装置１Ａ，１Ｂ等と同様なる作用効果が得られるとともに、半導体装置２では、第１ｐ型領域ｐ１を広くとれるので、アノードコンタクト６４が取りやすいという利点がある。
【０１３７】
次に、図２７〜図３３によって、第３半導体装置の実施例およびその製造方法を説明する。この図２７〜図３３では、第１サイリスタＴ１の第１選択トランジスタＴｒ１側の第２ｐ型領域ｐ２（第３領域）上と第１選択トランジスタＴｒ１の第１サイリスタＴ１側のソース・ドレイン領域５２上、およびその間の素子分離領域１４上に第２ｎ型領域ｎ２（第４領域）が形成された構成について示す。
【０１３８】
まず、図２７に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２、１５を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。インジウムを用いたときの濃度はホウ素を用いたときと同等である。
【０１３９】
また、上記素子形成領域１５にはｐ型ウエル領域５５を形成する。このｐ型ウエル領域５５は、既知のＭＯＳプロセスで形成されるｐ型ウエル領域と同様に形成することができる。
【０１４０】
次に上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０１４１】
次に、上記素子形成領域１２に形成された上記ゲート絶縁膜２１上に第１ゲート電極２２Ａを、上記素子形成領域１５に形成された上記ゲート絶縁膜２１上にゲート電極５６を形成する。上記第１ゲート電極２２Ａ、ゲート電極５６は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１４２】
各第１ゲート電極２２Ａ、ゲート電極５６は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０１４３】
次に、第１ゲート電極２２Ａの側壁にサイドウォール２４、２５を形成すると同時に、ゲート電極５６の側壁にサイドウォール５７、５８を形成する。例えば、第１ゲート電極２２Ａ、ゲート電極５６を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、各第１ゲート電極２２Ａ、ゲート電極５６の側壁に上記サイドウォール２４、２５、サイドウォール５７、５８を形成することができる。上記サイドウォール２４、２５、サイドウォール５７、５８は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【０１４４】
次に、通常のレジスト塗布、リソグラフィー技術により、上記第１ゲート電極２２Ａの一方側（ゲート電極５６とは反対側）の素子形成領域１２上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記半導体基板１１中にｎ型のドーパントを導入して、素子形成領域１２に第１ｎ型領域ｎ１（第２領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば１．５×１０19ｃｍ-3になるように設定する。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。ヒ素、アンチモン等のｎ型ドーパントを用いたときの濃度はリンを用いたときと同等である。その後、上記イオン注入マスクを除去する。
【０１４５】
次に、通常のレジスト塗布、リソグラフィー技術により、上記素子形成領域１５上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記半導体基板１１中にｎ型のドーパントを導入して、ゲート電極５６の両側の素子形成領域１５にソース・ドレイン領域５１、５２を形成する。このイオン注入条件は、通常のｎＭＯＳトランジスタのソース・ドレイン領域の形成条件を用いることができる。その後、上記イオン注入マスクを除去する。
【０１４６】
なお、上記サイドウォール５７、５８を形成する前に、ゲート電極５６の両側の素子形成領域１５に、エクステンション領域（もしくはＬＤＤ領域）５９、６０を形成しておくことが好ましい。
【０１４７】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１４８】
次に、図２８に示すように、各第１ゲート電極２２Ａ、ゲート電極５６、サイドウォール２４、２５、サイドウォール５７、５８等を被覆する絶縁膜４１を形成する。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１上と素子分離領域１４を挟んで第１ｎ型領域ｎ１に隣接する図示はしていないが別のサイリスタの第１ｎ型領域ｎ１上およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域ｎ１上およびその間の素子分離領域１４上の上記絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。
【０１４９】
また、この半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、上記開口部４２の形状については、前述した各形状（例えば、図７、図１０、図１９、図２０、図２３等によって説明した形状）に形成することができる。
【０１５０】
次に、図２９に示すように、各第１ｎ型領域ｎ１上の上記開口部４２に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１５１】
ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【０１５２】
次に、図３０に示すように、各第１ゲート電極２２Ａ、ゲート電極５６、サイドウォール２４、２５、サイドウォール５７、５８、絶縁膜４１等を被覆する層間絶縁膜４３を形成する。この層間絶縁膜４３は、例えば高密度プラズマＣＶＤによる酸化シリコン（ＨＤＰ−ＳｉＯ2）膜を例えば３００ｎｍの厚さに堆積して形成する。このときの膜厚は第１ゲート電極２２Ａ、ゲート電極５６の高さ以上で１μｍ以下程度が望ましい。また、このときに用いる層間絶縁膜４３はＨＤＰ−ＳｉＯ2に限らず、Ｐ−ＳｉＯ2や低誘電率（Ｌｏｗ−ｋ）膜のように、通常のＣＭＯＳプロセスで用いられている層間絶縁膜の膜種であって、エピタキシャル成長時に選択性が保てる絶縁膜であればいずれでもよい。ここで、必要に応じて化学的機械研磨（ＣＭＰ）を行って、層間絶縁膜４３の表面の平坦化を行ってもよい。
【０１５３】
次いで、通常のレジスト塗布、リソグラフィー技術により、各第１ゲート電極２２Ａ、ゲート電極５６間の素子形成領域１２、１５およびその間の素子分離領域１４上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、第１サイリスタＴ１の第１選択トランジスタＴｒ１側の第２ｐ型領域ｐ２（第３領域）上と第１選択トランジスタＴｒ１の第１サイリスタＴ１側のソース・ドレイン領域５１上、およびその間の素子分離領域１４上の上記層間絶縁膜４３に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第２ｐ型領域ｐ２およびソース・ドレイン領域５１）面を露出させることができる。上記層間絶縁膜４３には、エピタキシャル成長時に選択性を取るためであるので、酸化シリコン膜もしくは窒化シリコン膜の単膜を用いることもでき、上記選択性が維持できればその他の種類の絶縁膜を用いることもできる。その後、上記エッチングマスクを除去する。
【０１５４】
次に、図３１の断面図および図３２の平面レイアウト図に示すように、第２ｐ型領域ｐ２およびソース・ドレイン領域５１上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を形成する。この第２ｎ型領域ｎ２は、例えば選択エピタキシャル成長により形成される。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【０１５５】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０５０℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。また、図示したように、層間絶縁膜４３表面と第２ｎ型領域ｎ２表面とが同一高さになるように、例えば化学的機械研磨を行って、平坦化してもよい。
【０１５６】
次に、図示はしないが、第１サイリスタワード線ＴＷ１（第１ゲート電極２２Ａ）、ゲート電極５６、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２、ソース・ドレイン領域５１、５２等を露出させるため、各領域上の上記層間絶縁膜４３、絶縁膜４１（前記図６参照）を除去する。そして、各露出された第１サイリスタワード線ＴＷ１（第１ゲート電極２２Ａ）、ゲート電極５６、第１ｐ型領域ｐ１と第２ｎ型領域ｎ２、ソース・ドレイン領域５１、５２等の表面に、サリサイド工程によってシリサイド層を、例えばチタンシリサイド、コバルトシリサイドもしくはニッケルシリサイドで形成してもよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１５７】
上記製造方法によって形成される本発明の半導体装置３は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第２ｎ型領域ｎ２（第４領域）を順に接合した第１サイリスタＴ１とｎＭＯＳトランジスタからなる第１選択トランジスタＴｒ１とを有し、各第１サイリスタＴ１の第２ｐ型領域ｐ２が素子分離領域１４を挟んで第１選択トランジスタＴｒ１のソース・ドレイン領域５１と対向するように形成されたもので、開口部４４内の第２ｐ型領域ｐ２とソース・ドレイン領域５１から選択エピタキシャル成長により、素子分離領域１４上で接合するように、第２ｎ型領域ｎ２（第４領域）が形成されていることを特徴とする。
【０１５８】
上記半導体装置３の製造方法では、選択エピタキシャル成長が横方向に成長することを利用して、素子分離領域１４を介して分離された第１サイリスタＴ１の第２ｐ型領域ｐ２と第１選択トランジスタＴｒ１のソース・ドレイン領域５２とから第２ｎ型領域ｎ２をエピタキシャル成長させることで、実効的に選択エピタキシャル成長の成長を始める領域の面積を拡大することができるので、エピタキシャル成長時に発生するファセットの影響が小さくなり、選択エピタキシャル成長層が台形状でしかも上面の平面部分が一つの第２ｎ型領域ｎ２より選択エピタキシャル成長させた場合より広く形成される。さらに、エピタキシャル成長層である第２ｎ型領域ｎ２の側壁がサイドウォール２４、５８で抑えられることによって、また、第１サイリスタＴ１の第２ｐ型領域ｐ２と第１選択トランジスタＴｒ１のソース・ドレイン領域５とからエピタキシャル成長させた各第２ｎ型領域ｎ２同士が素子分離領域１４上で接合し合うことによっても、第２ｎ型領域ｎ２の上面が平面状に形成され易くなる。このため、サリサイドプロセスマージンの拡大、コンタクト形成のプロセスマージンの拡大が図れ、安定したばらつきの少ないデバイスの作製が行えるという利点がある。
【０１５９】
上記半導体装置３の製造方法では、第１ｎ型領域ｎ１をイオン注入法で形成する場合を説明したが、選択エピタキシャル法で形成することもできる。このときの条件は、一例として、アルシン（ＡｓＨ3）ガスを用いて、成膜雰囲気の温度を７５０℃とし、ｎ型不純物であるヒ素濃度が５×１０18ｃｍ-3、膜厚が１００ｎｍとなるように、成膜を行えばよい。上記ｎ型不純物の濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また膜厚は５０ｎｍ-３００ｎｍ程度が望ましい。また使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物であればよい。したがって、ｎ型不純物は、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等を用いることができる。また、必要に応じて、半導体基板１１表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１６０】
次に、上記半導体装置３の変形例を、図３３の概略構成断面図によって説明する。
【０１６１】
図３３に示すように、第１ｎ型領域ｎ１もしくは第２ｎ型領域ｎ２が選択エピタキシャル成長によって形成される構成では、第１選択トランジスタＴｒ１と同様に、第１サイリスタＴ１のゲート電極２２Ａの両側に、通常のＣＭＯＳプロセスにおいてＬＤＤ（Lightly Doped Drain）もしくはエクステンションと呼ばれる、通常のＣＭＯＳのソース・ドレインよりもごく浅い拡散層領域２７、２８を形成してもよい。この構成では、選択エピタキシャル成長で第１ｎ型領域ｎ１もしくは第２ｎ型領域ｎ２が形成されるため、サイドウォール２４、２５の直下に第１ｎ型領域ｎ１もしくは第２ｎ型領域ｎ２と同型の不純物はドーピングされない。
【０１６２】
また、上記第３半導体装置３において、上記第１ｐ型領域ｐ１を形成する前に、１０ｎｍ〜５０ｎｍ程度の厚さに第１ｎ型領域ｎ１をエピタキシャル成長により積み上げるように形成することもできる。これにより、第１ｐ型領域ｐ１の不純物が半導体基板１１中に拡散するのを抑制することができる。
【０１６３】
また、上記第３半導体装置３において、上記第２ｎ型領域ｎ２を形成する前に、１０ｎｍ-５０ｎｍ程度の厚さに第２ｐ型領域ｐ２をエピタキシャル成長により積み上げるように形成することもできる。これにより、第２ｎ型領域ｎ２の不純物が半導体基板１１中に拡散するのを抑制することができる。
【０１６４】
上記各実施例では、選択エピタキシャル成長は、ｎ型不純物もしくはｐ型不純物をドープしながらエピタキシャル成長を行った。例えば、エピタキシャル成長層の全層または一部の層をノンドープでエピタキシャル成長を行い、その後、イオン注入法や固層拡散法により、所定の不純物をドーピングしてもよい。
【０１６５】
上記各実施例では、半導体基板１１としてバルクシリコン基板を用いることを前提としていたが、ＳＯＩ（Silicon on insulator）基板で作製することもできる。
【０１６６】
上記各実施例では、第１導電型不純物をｐ型不純物とし、第２導電型不純物をｎ型不純物として説明したが、これを入れ替えて、第１導電型不純物をｎ型不純物とし、第２導電型不純物をｐ型不純物として作製することもできる。
【図面の簡単な説明】
【０１６７】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
【図７】半導体基板面を露出させる工程における開口部およびアノード電極の形状の一例を示した平面レイアウト図である。
【図８】半導体装置１（１Ａ）における配線の一例を示した平面レイアウト図である。
【図９】半導体装置１（１Ａ）における配線の一例を示した回路図である。
【図１０】半導体基板面を露出させる工程における開口部およびアノード電極の形状の一例を示した平面レイアウト図である。
【図１１】半導体装置１（１Ｂ）における配線の一例を示した平面レイアウト図である。
【図１２】半導体装置１（１Ｂ）における配線の一例を示した回路図である。
【図１３】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図１４】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図１５】本発明の半導体装置に係る一実施の形態（第４実施例）を示した概略構成断面図である。
【図１６】本発明の半導体装置の製造方法の第２実施例を示した製造工程断面図である。
【図１７】本発明の半導体装置の製造方法の第２実施例を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法の第２実施例を示した製造工程断面図である。
【図１９】層間絶縁膜の開口部およびアノード電極の形状について示した平面レイアウト図である。
【図２０】層間絶縁膜の開口部およびアノード電極の形状について示した平面レイアウト図である。
【図２１】本発明の第２半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２２】本発明の第２半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２３】本発明の第２半導体装置の製造方法に係る層間絶縁膜の開口部およびアノード電極の形状について示した平面レイアウト図である。
【図２４】半導体装置２における配線の一例を示した平面レイアウト図である。
【図２５】半導体装置２における配線の一例を示した回路図である。
【図２６】半導体装置２における配線の一例を示した回路図である。
【図２７】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２８】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２９】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３０】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３１】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３２】本発明の第３半導体装置およびその製造方法に係る一実施の形態（実施例）を示した平面レイアウト図である。
【図３３】第３半導体装置に係る実施例の変形例を示した概略構成断面図である。
【図３４】課題を示した概略構成断面図である。
【図３５】課題を示した概略構成断面図である。
【符号の説明】
【０１６８】
１…半導体装置、１４…素子分離領域、ｐ１…第１ｐ型領域（第１領域）、ｐ２…第２ｐ型領域（第３領域）、ｎ１…第１ｎ型領域（第２領域）、ｎ２…第２ｎ型領域（第４領域）、Ｔ１…第１サイリスタ、Ｔ２…第２サイリスタ
【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、
前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、
前記第１サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第１サイリスタの第１領域と、前記第２サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第２サイリスタの第１領域とが、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域との間の前記素子分離領域上で連続した状態に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極を有し、
前記第１ゲート電極と前記第２ゲート電極とが並列に配設されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、
前記第１ゲート電極と前記第２ゲート電極との間の前記第１領域に接続して、前記第１ゲート電極と前記第２ゲート電極とに並列に配設されたアノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート電極および前記第２ゲート電極と直交する方向に配設されたビット線とを有する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ゲート電極と前記第２ゲート電極との間の前記第１領域に接続して、前記第１ゲート電極と前記第２ゲート電極とに直交する方向に配設されたアノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート電極と前記第２ゲート電極との間で前記第１ゲート電極および前記第２ゲート電極に並行する方向に配設されたビット線とを有する
ことを特徴とする請求項２記載の半導体装置。
【請求項５】
複数の前記第１サイリスタが配設された列と複数の前記第２サイリスタが配設された列とが並列に配設されていて、
前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極と、
前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極を有し、
前記各第１サイリスタの第１ゲート電極同士が同一の第１ゲート配線で形成され、前記各第２サイリスタの第２ゲート電極同士が同一の第２ゲート配線で形成されていて、
前記各第１サイリスタの第１領域が連続して前記第１ゲート配線に沿って形成され、前記各第２サイリスタの第１領域が連続して前記第２ゲート配線に沿って形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１ゲート電極と前記第２ゲート電極との間の前記第１領域に接続して、前記第１ゲート電極と前記第２ゲート電極とに並列に配設されたアノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート電極および前記第２ゲート電極と直交する方向に配設されたビット線とを有する
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、
前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、
前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、
前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、
前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成され、
前記各第１サイリスタの第１領域が前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成され、
前記各第２サイリスタの第１領域が前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成されている
ことを特徴とする半導体装置。
【請求項８】
前記第１サイリスタの前記第１領域に接続して、前記第１ゲート配線とに並列に配設された第１アノード線と、
前記第２サイリスタの前記第１領域に接続して、前記第２ゲート配線とに並列に配設された第２アノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート配線および前記第２ゲート配線と直交する方向に配設されたビット線とを有する
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成された半導体装置であって、
前記第２領域と前記ＭＩＳ型トランジスタの一方のソース・ドレイン領域が前記素子分離領域を挟んで設けられ、
前記第２領域上に選択エピタキシャル成長により形成される前記第１領域と、前記一方のソース・ドレイン領域上に選択エピタキシャル成長により形成される積み上げソース・ドレイン領域とが、前記第２領域と前記一方のソース・ドレイン領域との間の前記素子分離領域上で連続した状態に形成されている
ことを特徴とする半導体装置。
【請求項１０】
半導体基板に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、
前記半導体基板に前記素子分離領域を挟んで前記第１サイリスタの第２領域と前記第２サイリスタの第２領域とを形成した後、
選択エピタキシャル成長により、前記第１サイリスタの第２領域よりエピタキシャル成長させて前記第１サイリスタの第１領域を形成すると同時に、前記第２サイリスタの第２領域よりエピタキシャル成長させて前記第２サイリスタの第１領域を形成し、前記素子分離領域上で前記第１サイリスタの第１領域と前記第２サイリスタの第１領域とを接合させた状態に形成する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成され、
前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、
前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、
前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、
前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成された半導体装置の製造方法であって、
前記各第１サイリスタの第１領域を、前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成し、
前記各第２サイリスタの第１領域を、前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、
前記半導体基板に前記素子分離領域を挟んで前記第２領域と前記ＭＩＳ型トランジスタのソース・ドレイン領域とを形成した後、
選択エピタキシャル成長により、前記第２領域よりエピタキシャル成長させて前記第１領域を形成すると同時に、前記第２領域に素子分離領域を挟んで形成された方の前記ソース・ドレイン領域よりエピタキシャル成長させて積み上げソース・ドレイン領域を形成し、前記素子分離領域上で前記第１領域と前記積み上げソース・ドレイン領域とを接合させた状態に形成する
ことを特徴とする半導体装置の製造方法。
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、
前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、
前記第１サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第１サイリスタの第１領域と、前記第２サイリスタの第２領域上に選択エピタキシャル成長により形成される前記第２サイリスタの第１領域とが、前記第１サイリスタの第２領域と前記第２サイリスタの第２領域との間の前記素子分離領域上で連続した状態に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極を有し、
前記第１ゲート電極と前記第２ゲート電極とが並列に配設されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、
前記第１ゲート電極と前記第２ゲート電極との間の前記第１領域に接続して、前記第１ゲート電極と前記第２ゲート電極とに並列に配設されたアノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート電極および前記第２ゲート電極と直交する方向に配設されたビット線とを有する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ゲート電極と前記第２ゲート電極との間の前記第１領域に接続して、前記第１ゲート電極と前記第２ゲート電極とに直交する方向に配設されたアノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート電極と前記第２ゲート電極との間で前記第１ゲート電極および前記第２ゲート電極に並行する方向に配設されたビット線とを有する
ことを特徴とする請求項２記載の半導体装置。
【請求項５】
複数の前記第１サイリスタが配設された列と複数の前記第２サイリスタが配設された列とが並列に配設されていて、
前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極と、
前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極を有し、
前記各第１サイリスタの第１ゲート電極同士が同一の第１ゲート配線で形成され、前記各第２サイリスタの第２ゲート電極同士が同一の第２ゲート配線で形成されていて、
前記各第１サイリスタの第１領域が連続して前記第１ゲート配線に沿って形成され、前記各第２サイリスタの第１領域が連続して前記第２ゲート配線に沿って形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１ゲート電極と前記第２ゲート電極との間の前記第１領域に接続して、前記第１ゲート電極と前記第２ゲート電極とに並列に配設されたアノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート電極および前記第２ゲート電極と直交する方向に配設されたビット線とを有する
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成された半導体装置であって、
前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、
前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、
前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、
前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成され、
前記各第１サイリスタの第１領域が前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成され、
前記各第２サイリスタの第１領域が前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成されている
ことを特徴とする半導体装置。
【請求項８】
前記第１サイリスタの前記第１領域に接続して、前記第１ゲート配線とに並列に配設された第１アノード線と、
前記第２サイリスタの前記第１領域に接続して、前記第２ゲート配線とに並列に配設された第２アノード線と、
前記第１サイリスタを選択する第１選択トランジスタの一方のソース・ドレインと前記第２サイリスタを選択する第２選択トランジスタの一方のソース・ドレインとに接続して、前記第１ゲート配線および前記第２ゲート配線と直交する方向に配設されたビット線とを有する
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成された半導体装置であって、
前記第２領域と前記ＭＩＳ型トランジスタの一方のソース・ドレイン領域が前記素子分離領域を挟んで設けられ、
前記第２領域上に選択エピタキシャル成長により形成される前記第１領域と、前記一方のソース・ドレイン領域上に選択エピタキシャル成長により形成される積み上げソース・ドレイン領域とが、前記第２領域と前記一方のソース・ドレイン領域との間の前記素子分離領域上で連続した状態に形成されている
ことを特徴とする半導体装置。
【請求項１０】
半導体基板に、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、
前記半導体基板に前記素子分離領域を挟んで前記第１サイリスタの第２領域と前記第２サイリスタの第２領域とを形成した後、
選択エピタキシャル成長により、前記第１サイリスタの第２領域よりエピタキシャル成長させて前記第１サイリスタの第１領域を形成すると同時に、前記第２サイリスタの第２領域よりエピタキシャル成長させて前記第２サイリスタの第１領域を形成し、前記素子分離領域上で前記第１サイリスタの第１領域と前記第２サイリスタの第１領域とを接合させた状態に形成する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合された第１サイリスタと第２サイリスタとが素子分離領域で分離された状態に形成され、
前記第１サイリスタの第２領域と前記第２サイリスタの第２領域が前記素子分離領域を挟んで設けられ、
前記第１サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列され、
前記第２サイリスタが前記第１サイリスタと前記第２サイリスタとの配設方向に直交する方向に素子分離領域を介して複数配列されていて、
前記各第１サイリスタの第３領域にゲート絶縁膜を介して形成された第１ゲート電極が前記各第１サイリスタの配設方向に配設された共通の第１ゲート配線で形成され、
前記各第２サイリスタの第３領域にゲート絶縁膜を介して形成された第２ゲート電極が前記各第２サイリスタの配設方向に配設された共通の第２ゲート配線で形成された半導体装置の製造方法であって、
前記各第１サイリスタの第１領域を、前記各第１サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第１ゲート配線にそって連続的に形成し、
前記各第２サイリスタの第１領域を、前記各第２サイリスタの第２領域上およびその間の素子分離領域上に、かつ前記第２ゲート配線にそって連続的に形成する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタとＭＩＳ型トランジスタとが素子分離領域で分離された状態に形成される半導体装置の製造方法であって、
前記半導体基板に前記素子分離領域を挟んで前記第２領域と前記ＭＩＳ型トランジスタのソース・ドレイン領域とを形成した後、
選択エピタキシャル成長により、前記第２領域よりエピタキシャル成長させて前記第１領域を形成すると同時に、前記第２領域に素子分離領域を挟んで形成された方の前記ソース・ドレイン領域よりエピタキシャル成長させて積み上げソース・ドレイン領域を形成し、前記素子分離領域上で前記第１領域と前記積み上げソース・ドレイン領域とを接合させた状態に形成する
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２００９−９４３８１（Ｐ２００９−９４３８１Ａ）
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願番号】特願２００７−２６５２８８（Ｐ２００７−２６５２８８）
【出願日】平成１９年１０月１１日（２００７．１０．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年４月３０日（２００９．４．３０）
【国際特許分類】
【出願日】平成１９年１０月１１日（２００７．１０．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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