【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】絶縁膜上に保護膜を形成した構造において、絶縁耐圧の低下を防ぐ。
【解決手段】基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成されたソース電極及びドレイン電極と、前記第２の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】移動体通信装置用半導体装置（ＲＦパワーモジュール）の電力付加効率を向上させる。
【解決手段】パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ⁻型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。これにより、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。 （もっと読む）

【課題】ゲート電極断線の確率を下げる。
【解決手段】半導体装置１の製造方法は、シリコン基板２の主面に絶縁体ピラー６を形成する工程と、絶縁体ピラー６の側面に保護膜１２を形成する工程と、シリコン基板２の主面にシリコンピラー４を形成する工程と、シリコンピラー４の側面にゲート絶縁膜１０を形成する工程と、それぞれシリコンピラー４及び絶縁体ピラー６の側面を覆い、互いに接する第１及び第２のゲート電極１１，１３を形成する工程とを備える。本製造方法によれば、ダミーピラーとしての絶縁体ピラー６の側面に保護膜１２を形成しているので、チャネル用のシリコンピラー４をトランジスタとして加工する際にダミーピラーが削られてしまうことが防止される。したがって、ゲート電極断線の確率を下げることが可能になる。 （もっと読む）

【課題】炭化珪素基板を有する複合基板を用いた半導体装置の製造工程において、炭化珪素基板の間の隙間に起因した工程変動を抑制する。
【解決手段】支持部３０と第１および第２の炭化珪素基板１１、１２とを有する接合基板が準備される。第１の炭化珪素基板１１は、支持部３０に接合された第１の裏面と、第１の裏面に対向する第１の表面と、第１の裏面および第１の表面をつなぐ第１の側面とを有する。第２の炭化珪素基板１２は、支持部３０に接合された第２の裏面と、第２の裏面に対向する第２の表面と、第２の裏面および第２の表面をつなぎ、第１の側面との間に隙間を形成する第２の側面とを有する。隙間を充填する充填部４０が形成される。次に第１および第２の表面が研磨される。次に充填部４０が除去される。次に隙間を閉塞する閉塞部が形成される。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】凹部を含むアライメントマーク上にエピ層を繰り返し積層しても、積層エピ層表面に転写されるアライメントマークの段差の減少を抑制することができる半導体装置の製造方法を提供すること。
【解決手段】ｎ＋型バッファ層２表面にアライメントマーク３形成と全面リンイオン注入４と選択的ボロンイオン注入５する第１工程、ノンドープエピ層６の積層と全面リンイオン注入４とノンドープエピ層６表面の転写アライメントーク３を検出してパターン合わせして選択的ボロンイオン注入５する第２工程を有し、該第２工程を複数回繰り返して並列ｐｎ層７を形成する半導体装置の製造方法において、複数回繰り返される前記第２工程のうち少なくとも一回は、ノンドープエピ層６の積層後に、引き続きエピ成長槽内で前記ノンドープエピ層６表面をエッチングして、前記転写されたアライメントマーク３の底辺部の幅を広げるプロセスを追加する。 （もっと読む）

【課題】出力容量を大きくし、スイッチングノイズを低減可能な半導体素子とその製造方法を提供する。
【解決手段】第１の半導体層２の主面２ａに沿った方向に交互に設けられた第１導電形の第１のピラー４と第２導電形の第２のピラー５とを含む第２の半導体層３と、第２の半導体層の表面から第１の半導体層の方向に設けられたトレンチ１３内部に埋め込まれた第１の制御電極１２と、第２の半導体層上に設けられ、第１の制御電極につながった第２の制御電極１５とを備える。第２の制御電極に覆われた部分を除く第２の半導体層の表面には、第２導電形の第１の半導体領域６が設けられ、第１の半導体領域の表面には、第２の制御電極に覆われた第２の半導体層の表面から離間した第１導電形の第２の半導体領域７が選択的に設けられている。さらに、第２の半導体領域に隣接した第２導電形の第３の半導体領域８が、第１の半導体領域の表面に選択的に設けられている。 （もっと読む）

【課題】スイッチングセルのサイズを可変することなく、半導体装置内の電流分布の均一化を可能とする。
【解決手段】複数の絶縁ゲート型のスイッチングセルたるＩＧＢＴセル１０を有し、各ＩＧＢＴセル１０のゲート電極２０にゲート−エミッタ電圧Ｖｇｅを印加して、当該ゲート−エミッタ電圧Ｖｇｅに応じたコレクタ−エミッタ電流Ｉｃｅを各ＩＧＢＴセル１０を覆って共通に設けたエミッタ電極２２に流すとともに、当該エミッタ電極２２にボンディングワイヤ３２をボンディングする半導体装置１であって、前記ボンディングワイヤ３２のボンディング位置たる接合部３４からの距離によって異なりが生じる各ＩＧＢＴセル１０の前記ゲート−エミッタ電圧Ｖｇｅに応じて、各ＩＧＢＴセル１０の相互インダクタンスに関する係数Ｋｐを変えて、前記ＩＧＢＴセル１０のそれぞれのコレクタ−エミッタ電流Ｉｃｅをほぼ等しくした。 （もっと読む）

【課題】裏面に傾斜溝を有し、ｐ型コレクタ層と導電接続されるｐ型分離溝を形成する工程を有する逆阻止ＩＧＢＴのウエハプロセス処理工程を短縮すること。
【解決手段】ｎ型ウエハ１の表面に、デバイス領域を取り囲む位置にｐ型領域２０を形成する工程、前記デバイス領域内にＭＯＳゲート構造１０とＡｌ電極１８を形成する工程、レジスト２２ｂを前記表面の保護膜として被覆する工程、前記ウエハ３０の裏面にフォトレジスト２２ａで前記デバイス領域に対向する位置にエッチングマスクを形成する工程、裏面からアルカリエッチングにより前記ｐ型領域２０の底部に達する傾斜溝２３を形成する工程、裏面のフォトレジスト２２ａのみを有機アルカリ系剥離液によって除去する工程、前記傾斜溝２３に沿って分離層４ｂを、裏面にはｐ型コレクタ層６を、イオン注入とアニールとにより形成する工程を有する逆阻止ＩＧＢＴの製造方法とする。 （もっと読む）