半導体装置及び半導体装置の製造方法
【課題】絶縁膜上に保護膜を形成した構造において、絶縁耐圧の低下を防ぐ。
【解決手段】基板上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の半導体層と、前記第2の半導体層上に形成されたソース電極及びドレイン電極と、前記第2の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置により上記課題を解決する。
【解決手段】基板上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の半導体層と、前記第2の半導体層上に形成されたソース電極及びドレイン電極と、前記第2の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置により上記課題を解決する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【0002】
電界効果型トランジスタとして、AlGaN/GaNヘテロ接合を利用し、GaN層を走行層とした構造のものがある。GaNは広いバンドギャップを有しており、高い破壊電圧強度、大きい飽和電子速度を有する材料であることから、大電流・高耐圧・低オン抵抗動作を実現することが可能な半導体装置を形成する材料として、有望とされている。このため、次世代における高効率スイッチング素子として、GaN系の材料を用いた半導体装置の検討が行なわれている。
【0003】
このような電界効果型トランジスタ等の半導体装置においては、通常、ゲート電極またはドレイン電極等を形成した後、パッシベーション等のため、電界効果型トランジスタ等の表面の全体に絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−103408号公報
【特許文献2】米国特許出願公開第2006/0019435号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、トランジスタを用いた電力用の高効率なスイッチング素子を実現するためには、オン抵抗の低減、ノーマリーオフ動作の実現、スイッチング素子の高耐圧化が求められている。このうち、オン抵抗の低減、ノーマリーオフ動作の実現については、トランジスタを形成するGaN等の材料における結晶性を向上させること等により対応可能である。一方、スイッチング素子の高耐圧化に関しては、使用される用途等によっても異なるものの、一般的に、数100Vから数kVの大きな耐圧が必要となるため、ショットキーゲートを用いた構造では、実現することが困難である。このため、ゲート電極と半導体層との間に絶縁膜を形成することにより、ゲートリーク電流を低減し耐圧を向上させた構造のものがある。
【0006】
このようなゲート電極と半導体層との間に絶縁膜を形成したトランジスタにおいても、パッシベーション等のための保護膜として絶縁膜が形成されるが、保護膜を形成することにより、トランジスタでは耐圧が低くなり、十分な耐圧が得られない場合がある。
【0007】
よって、ゲート電極と半導体層との間に絶縁膜を形成したトランジスタ等の半導体装置において、保護膜として絶縁膜を形成した構造のものであっても十分な耐圧を得ることのできる半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【0008】
本実施の形態の一観点によれば、基板上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の半導体層と、前記第2の半導体層上に形成されたソース電極及びドレイン電極と、前記第2の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする。
【0009】
また、本実施の形態の他の一観点によれば、基板上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の半導体層と、前記第2の半導体層上に形成されたソース電極及びドレイン電極と、前記第2の半導体層または、前記第2の半導体層及び前記第1の半導体層に形成されたリセス開口部と、前記第2の半導体層上及び前記リセス開口部内に形成された絶縁膜と、前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする。
【0010】
また、本実施の形態の他の一観点によれば、基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、前記第2の半導体層上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、を有することを特徴とする。
【0011】
また、本実施の形態の他の一観点によれば、基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、前記第2の半導体層にリセス開口部を形成する工程と、前記第2の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、を有することを特徴とする。
【発明の効果】
【0012】
開示の半導体装置及び半導体装置の製造方法によれば、ゲート電極と半導体層との間に絶縁膜を形成したトランジスタ等の半導体装置において、保護膜として絶縁膜を形成した構造のものであっても十分な耐圧を得ることができる。
【図面の簡単な説明】
【0013】
【図1】保護膜が形成されたHEMTの構造図
【図2】プラズマCVDにより保護膜が形成されたHEMTのゲート電流の特性図
【図3】保護膜が形成される前の状態におけるHEMTのゲート電流の特性図
【図4】プラズマCVDにより保護膜が形成される場合の説明図
【図5】第1の実施の形態における半導体装置の製造方法の工程図(1)
【図6】第1の実施の形態における半導体装置の製造方法の工程図(2)
【図7】第1の実施の形態における半導体装置の製造方法の工程図(3)
【図8】第2の実施の形態における半導体装置の製造方法の工程図(1)
【図9】第2の実施の形態における半導体装置の製造方法の工程図(2)
【図10】第2の実施の形態における半導体装置の製造方法の工程図(3)
【図11】第2の実施の形態における半導体装置の製造方法の工程図(4)
【図12】第3の実施の形態における半導体装置の保護膜の製造方法のフローチャート
【図13】成膜された酸化アルミニウム膜BにおけるXPSによる測定結果を示す図
【図14】成膜された酸化アルミニウム膜AにおけるXPSによる測定結果を示す図
【図15】成膜された酸化アルミニウム膜における温度と脱離水分量の相関図
【図16】成膜された保護膜の耐圧測定結果を示す図
【図17】保護膜の耐圧測定方法の説明図
【発明を実施するための形態】
【0014】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【0015】
〔第1の実施の形態〕
最初に、ゲート電極と半導体層との間に絶縁膜を形成した構造のトランジスタにおいて、保護膜として絶縁膜を形成した構造のトランジスタについて説明する。図1に示されるように、この構造のトランジスタは、HEMT(High Electron Mobility Transistor)と呼ばれるものであり、半導体等からなる基板11上に、電子走行層12、障壁層13、キャップ層14がエピタキシャル成長により積層して形成されている。また、障壁層13と接続されるソース電極15及びドレイン電極16が形成されており、キャップ層14上には、絶縁膜17が形成されており、絶縁膜17上にはゲート電極18が形成されている。更に、絶縁膜17を含む領域の全体を覆うように保護膜19が形成されている。
【0016】
基板11はSiC基板、サファイア(Al2O3)基板等が用いられており、電子走行層12はi−GaNにより形成されており、障壁層13はn−AlGaNにより形成されており、キャップ層14はn−GaNにより形成されている。また、ソース電極15、ドレイン電極16及びゲート電極18は金属材料により形成されており、絶縁膜17は、プラズマALD(Atomic Layer Deposition)により酸化アルミニウム(Al2O3)膜を成膜することにより形成されている。また、保護膜19は、窒化シリコン(SiN)、酸化シリコン(SiO2)、酸化アルミニウム等により形成される。保護膜19を形成する際には、スループットの向上等の観点より、一般的には、成膜レートが速いプラズマCVD(Chemical Vapor Deposition)が多く用いられている。
【0017】
図2には、このように保護膜の形成されたトランジスタにおけるゲート−ソース電圧(Vgs)とゲート−ソース電流(Igs)との関係及びゲート−ドレイン電圧(Vgd)とゲート−ドレイン電流(Igd)との関係を示す。また、図3には、保護膜19が成膜される前の状態のトランジスタにおけるゲート−ソース電圧(Vgs)とゲート−ソース電流(Igs)との関係及びゲート−ドレイン電圧(Vgd)とゲート−ドレイン電流(Igd)との関係を示す。
【0018】
図2及び図3に示されるように、保護膜19を成膜する前の状態では、ゲート−ソース電流(Igs)及びゲート−ドレイン電流(Igd)は、約10nA/mm以下と低い値を示しているのに対し、保護膜19を成膜することによりともに大幅に増加している。即ち、保護膜19を形成した構造のトランジスタは、保護膜19が形成されていない構造のトランジスタと比較して、ゲートリーク電流が大幅に増加している。言い換えるならば、保護膜19を形成することにより、トランジスタのゲートリーク電流が増加し、特性が低下してしまうのである。尚、同様の傾向は、絶縁膜17にHfO2を用いた場合においても確認されている。
【0019】
発明者らは、このように保護膜19を形成することによりゲートリーク電流が大幅に増加してしまうことについて検討を行なったところ、保護膜19の成膜方法に原因があることを見出した。
【0020】
【表1】
【0021】
表1は、保護膜19となる酸化アルミニウム膜の成膜方法と、ソース−ドレイン間における絶縁耐圧との関係を示すものである。表1に示されるように、保護膜19が形成されていない状態において絶縁耐圧が390Vであるトランジスタに、保護膜19として酸化アルミニウム膜をプラズマCVDにより成膜した場合、絶縁耐圧は150Vと大幅に低下した。また、保護膜19が形成されていない状態において絶縁耐圧が400Vであるトランジスタに、保護膜19として酸化アルミニウム膜をプラズマCVDにより成膜した場合、絶縁耐圧は200Vに低下した。また、保護膜19が形成されていない状態において絶縁耐圧が380Vであるトランジスタに、保護膜19として酸化アルミニウム膜をスパッタリングにより成膜した場合、絶縁耐圧は140Vに低下した。一方、保護膜19が形成されていない状態において絶縁耐圧が400Vであるトランジスタに、保護膜19として酸化アルミニウム膜を熱ALDにより成膜した場合、絶縁耐圧は変化することなく400Vであった。尚、熱ALDとは、プラズマを発生させることなく、加熱された基板に、成膜のための原料となるガスを交互に供給することにより成膜を行なう方法である。
【0022】
上記に基づくならば、前述したように保護膜19を成膜したトランジスタにおいて、ゲートリーク電流が増加する原因は、保護膜19となる酸化アルミニウム膜をプラズマCVDにより成膜することに起因するものと推察される。
【0023】
また、プラズマCVD、プラズマALD及びスパッタリングは、成膜の際にプラズマを用いるプラズマプロセスであるのに対し、熱ALDは、成膜の際にプラズマを用いないプロセスであるという特徴がある。
【0024】
従って、プラズマプロセスにより保護膜19となる酸化アルミニウム膜を成膜することにより、絶縁耐圧が低下し、トランジスタのゲートリーク電流が増加するものと考えられる。このため、保護膜19となる酸化アルミニウム膜を熱ALDにより成膜した場合には、絶縁耐圧が低下しない。従って、保護膜19となる酸化アルミニウム膜を熱ALD等のプラズマを用いない成膜プロセスにより成膜することにより、ゲートリーク電流の増加を防ぐことができるものと考えられる。ここで、プラズマを用いない保護膜の成膜方法としては、熱ALD、熱CVD、真空蒸着(抵抗加熱、EB(Electron Beam)蒸着の双方を含む)等が挙げられる。
【0025】
次に、プラズマCVD等のプラズマプロセスにより保護膜19となる酸化アルミニウム膜を成膜した場合において、ゲートリーク電流が増加するメカニズムについて説明する。図4は、絶縁膜17及びゲート電極18が形成されているものの上に、プラズマを用いた成膜方法により保護膜19を成膜している状態を示すものである。このように、プラズマを用いた成膜方法においては、プラズマ30を発生させることにより生じた荷電粒子が、ゲート電極18から絶縁膜17に侵入し、この荷電粒子によって絶縁膜17内に欠陥が発生し、ゲートリーク電流が増加することが考えられる。また、露出している絶縁膜17がプラズマに曝されるため、絶縁膜17の表面部分において、プラズマダメージによる欠陥等が生じ、ゲートリーク電流が増加することも考えられる。このような観点から考えるならば、絶縁膜17に金属酸化物、酸窒化物、窒化物を用いた場合においても同様に、プラズマCVD等のプラズマプロセスにより保護膜19を成膜することにより耐圧が低下するものと考えられる。
【0026】
ところで、このように保護膜19をプラズマCVD等のプラズマプロセスにより成膜した場合のトランジスタにおける耐圧の低下は、従来から生じていたものと考えられる。しかしながら、このことが従来問題にならなかったのは、従来トランジスタに用いていた半導体材料が、Si、GaAs等であり、GaN等と比べてバンドギャップが狭い材料であることによるものと考えられる。即ち、上述した耐圧の低下が問題となる電圧の範囲に対し、実際に使用される電圧の範囲が低いため、保護膜19をプラズマCVD等のプラズマプロセスにより成膜したことに起因する耐圧の低下が、実用上問題になることはなかったものと考えられる。言い換えるならば、半導体材料として、バンドギャップの広いGaNを用いることにより、プラズマCVD等のプラズマプロセスにより保護膜19を形成した場合に生じていた耐圧の低下の問題が顕在化したものと考えられる。
【0027】
尚、プラズマALDにより酸化アルミニウム膜を成膜する方法としては、原料として、TMA(トリメチルアルミニウム:(CH3)3Al)と、酸素を供給しプラズマを発生させることにより行なわれる。また、プラズマALDにより酸化アルミニウム膜を成膜する方法としては、原料として、TMAと、酸素プラズマとを交互に供給することにより行なわれる。また、スパッタリングにより酸化アルミニウム膜を成膜する方法としては、ターゲットとして酸化アルミニウムを用いスパッタガスとしてArと酸素を用いてスパッタリングを行なう方法、または、ターゲットとしてAlを用いスパッタガスとしてArと酸素を用いてスパッタリングを行なう方法により行なわれる。更に、熱ALDにより酸化アルミニウム膜を成膜する方法としては、基板を加熱した状態において、原料として、TMAと、水とを交互に供給することにより行なわれる。よって、熱ALDにおいては、成膜チャンバー内においてプラズマが発生されることはない。
【0028】
ところで、プラズマCVDにより成膜された絶縁膜には、成膜された絶縁膜中には水素分子が5×1020個/cm3以上含まれている。また、プラズマALDにより成膜された絶縁膜には、成膜された絶縁膜中に含まれる水素分子が1×1020個/cm3以下であり、水分子が1×1020個/cm3以下である。また、熱ALDにより成膜された絶縁膜には、成膜された絶縁膜中に含まれる水素分子が1×1020個/cm3以下であり、水分子が1×1020個/cm3以上である。このように、絶縁膜中における水素分子の量及び水分子の量を測定することにより、成膜方法を特定することが可能である。
【0029】
(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について図5から図7に基づき説明する。
【0030】
最初に、図5(a)に示されるように、基板11上に、不図示の核形成層を形成し、電子走行層12、障壁層13、キャップ層14等の半導体層をMOVPE(Metal-Organic Vapor Phase Epitaxy)等によりエピタキシャル成長させることにより形成する。
【0031】
基板11は、SiC、サファイア(Al2O3)等の基板が用いられており、基板11上に形成される不図示の核形成層は、例えば、厚さ0.1μmのノンドープのi−AlNにより形成されている。第1の半導体層である電子走行層12は、厚さ3.0μmのノンドープのi−GaNにより形成されており、第2の半導体層である障壁層13は、厚さ20nmノンドープのi−Al0.25Ga0.75Nにより形成されている。また、第3の半導体層であるキャップ層14は、厚さ5nmのn−GaNにより形成されている。尚、上記構造により、電子走行層12において障壁層13に近い側に2次元電子ガス(2DEG:2 dimensional electron gas)が形成される。
【0032】
これらの半導体層をMOVPEにより形成する際には、原料ガスとしてTMA(トリメチルアルミニウム)、TMG(トリメチルガリウム)、アンモニア(NH3)等を用い、形成される半導体層の組成に応じて、これらのガスの供給量を調節することにより形成する。尚、これらの半導体層を形成する際に流されるアンモニアの流量は、100ccm〜10LMであり、これら半導体層を結晶成長させる際のチャンバー内の圧力は、50〜300Torrであり、成長温度は1000〜1200℃である。また、障壁層13は、Al0.25Ga0.75Nにn型となる不純物をドープしたものであってもよい。また、半導体層は、MOVPEの他、MBE(Molecular Beam Epitaxy)により半導体層を結晶成長させることにより形成してもよい。また、障壁層13は、AlGaN以外にも、InGaN、InAlN、InAlGaN等により形成することも可能である。
【0033】
次に、図5(b)に示されるように、素子分離領域21を形成する。具体的には、キャップ層14の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより素子分離領域21が形成される領域に開口部を有するレジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、電子走行層13まで達するように不純物イオンのイオン注入を行なうことにより、素子分離領域21を形成する。尚、レジストパターンは、この後除去する。また、別の素子分離領域21の形成方法としては、レジストパターンをマスクとしてドライエッチング等によりレジストパターンが形成されていない領域におけるキャップ層14、障壁層13及び電子走行層12の一部を除去することにより形成してもよい。この後、必要に応じて半導体層の除去された領域に酸化膜を埋め込み形成する。
【0034】
次に、図6(a)に示されるように、ソース電極15及びドレイン電極16を形成する。具体的には、キャップ層14上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極15及びドレイン電極16が形成される領域に開口部を有するレジストパターンを形成する。この後、塩素ガスを用いたRIE等によるドライエッチングによりレジストパターンの形成されていない領域のキャップ層14及び障壁層13の一部を除去する。この際行なわれるドライエッチングは、チャンバー内にエッチングガスとして塩素ガスを約30sccmを導入し、チャンバー内の圧力を約2Paに設定し、RFパワーを20W印加することにより行なわれる。この後、真空蒸着等によりTa/Alの積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりソース電極15及びドレイン電極16を形成する。尚、リフトオフを行なった後580℃の熱処理を行なうことによりオーミックコンタクトさせる。
【0035】
次に、図6(b)に示されるように、キャップ層14、ソース電極15及びドレイン電極16上に、絶縁膜17を形成する。絶縁膜17としては、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものである。尚、形成される絶縁膜17としては、比誘電率が高い材料が好ましく、また、実用上の観点からは、SiO2、SiN、Al2O3、SiON、HfO2がより好ましい。形成される絶縁膜17の膜厚は、2nm〜200nmであり、成膜方法としては、プラズマALD、プラズマCVD、スパッタリングにより成膜される。例えば、プラズマCVDにより酸化アルミニウムからなる絶縁膜17を形成する場合では、原料ガスとしてトリメチルアルミニウム(TMA)と酸素を供給し、プラズマを発生させることにより成膜する。
【0036】
次に、図7(a)に示されるように、ゲート電極18を形成する。具体的には、絶縁膜17上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極18の形成される領域に開口部を有するレジストパターンを形成する。この後、真空蒸着等によりNi/Auからなる積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりゲート電極18を形成する。
【0037】
次に、図7(b)に示されるように、保護膜20を形成する。保護膜20は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものである。保護膜20は、成膜の際にプラズマを用いない成膜方法により形成される。例えば、熱ALD、熱CVD、真空蒸着等の方法により形成される。尚、酸化アルミニウムからなる保護膜20を熱ALDにより形成する場合においては、基板を200℃〜400℃に加熱した状態で、トリメチルアルミニウムと水を交互に供給することにより形成する。
【0038】
これにより、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、保護膜20がプラズマを発生させない成膜方法により成膜しているため、保護膜20が形成されたトランジスタにおいても耐圧が低下することがない。
【0039】
〔第2の実施の形態〕
次に、第2の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図8から図10に基づき説明する。
【0040】
最初に、図8(a)に示されるように、基板11上に、不図示の核形成層を形成し、電子走行層12、障壁層13、キャップ層14等の半導体層をMOVPE(Metal-Organic Vapor Phase Epitaxy)等によりエピタキシャル成長させることにより形成する。
【0041】
基板11は、SiC、サファイア(Al2O3)等の基板が用いられており、基板11上に形成される不図示の核形成層は、例えば、厚さ0.1μmのノンドープのi−AlNにより形成されている。電子走行層12は、厚さ3.0μmのノンドープのi−GaNにより形成されており、障壁層13は、厚さ20nmノンドープのi−Al0.25Ga0.75Nにより形成されている。また、キャップ層14は、厚さ5nmのn−GaNにより形成されている。
【0042】
次に、図8(b)に示されるように、素子分離領域21を形成する。具体的には、キャップ層14の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより素子分離領域21が形成される領域に開口部を有するレジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、電子走行層13まで達するように不純物イオンのイオン注入を行なうことにより、素子分離領域21を形成する。
【0043】
次に、図9(a)に示されるように、ソース電極15及びドレイン電極16を形成する。具体的には、キャップ層14上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極15及びドレイン電極16が形成される領域に開口部を有するレジストパターンを形成する。この後、塩素ガスを用いたRIE等によるドライエッチングによりレジストパターンの形成されていない領域のキャップ層14及び障壁層13の一部を除去する。この後、真空蒸着等によりTa/Alの積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりソース電極15及びドレイン電極16を形成する。尚、リフトオフを行なった後580℃の熱処理を行なうことによりオーミックコンタクトさせる。
【0044】
次に、図9(b)に示されるように、リセス開口部31を形成する。具体的には、キャップ層14上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス開口部31の形成される領域に開口を有するレジストパターンを形成する。この後、レジストパターンをマスクとして、塩素を含むガスを導入してRIE等によるドライエッチングにより、レジストパターンの形成されていない領域のキャップ層14及び障壁層13の一部を除去する。この後、レジストパターンは除去される。尚、本実施の形態では、上述したRIE等によるドライエッチングの際には、酸素またはフッ素を混合してもよい。また、リセス開口部31は、キャップ層14の一部を除去することによりに形成した構造のもの、また、キャップ層14、障壁層13、電子走行層12の一部を除去することにより形成した構造のものであってもよい。
【0045】
次に、図10(a)に示されるように、リセス開口部31の表面、キャップ層14、ソース電極15及びドレイン電極16上に、絶縁膜32を形成する。絶縁膜32は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むもの等である。
【0046】
尚、形成される絶縁膜17としては、比誘電率が高い材料が好ましく、また、実用上の観点からは、SiO2、SiN、Al2O3、SiON、HfO2がより好ましい。形成される絶縁膜17の膜厚は、2nm〜200nmであり、成膜方法としては、プラズマALD、プラズマCVD、スパッタリングにより成膜される。例えば、プラズマCVDにより酸化アルミニウムからなる絶縁膜32を形成する場合では、原料ガスとしてトリメチルアルミニウム(TMA)と酸素を供給し、プラズマを発生させることにより成膜する。
【0047】
次に、図10(b)に示されるように、ゲート電極33を形成する。具体的には、絶縁膜32上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス開口部31を含む領域に開口を有するレジストパターンを形成する。この後、真空蒸着等によりNi/Auからなる積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりゲート電極33を形成する。
【0048】
次に、図11に示されるように、保護膜34を形成する。保護膜34は絶縁体材料からなる膜であって、例えば、酸化アルミニウムが好ましい。保護膜34は、成膜の際にプラズマを用いない成膜方法により形成される。例えば、熱ALD、熱CVD、真空蒸着等の方法により形成される。尚、酸化アルミニウムからなる保護膜34を熱ALDにより形成する場合においては、基板温度を200℃〜400℃に加熱した状態で、TMAと水を交互に供給することにより形成する。
【0049】
これにより、本実施の形態における半導体装置を製造することができる。
【0050】
尚、上記以外の内容については、第1の実施の形態と同様である。
【0051】
〔第3の実施の形態〕
次に、第3の実施の形態について説明する。ところで、絶縁膜上に保護膜を形成することにより、耐圧が低下する理由としては、絶縁膜と保護膜との熱膨張率の差に起因する場合や、保護膜の成膜の際に生じる応力に起因する場合や、絶縁膜と保護膜との間等に水分が残留することに起因する場合が考えられる。
【0052】
このような観点に基づくならば、絶縁膜と保護膜とをともに金属酸化膜により形成することにより、絶縁膜と保護膜との熱膨張係数の差を2ppm以下に低減することが可能である。更には、絶縁膜と保護膜をともに同じ材料により形成することにより、絶縁膜と保護膜との差を略0にすることができる。この際用いられる金属酸化膜としては、アルミニウム、ハフニウム、ジルコニウム、イットリウム、ランタン、タンタルのうち、1または2以上の元素を含む金属酸化膜が挙げられる。また、耐圧を高めるため、絶縁膜と保護膜は、アモルファス状態であることが好ましい。
【0053】
次に、本実施の形態における半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第2の実施の形態における半導体装置の製造方法において保護膜34の成膜方法が異なるものである。図12に基づき保護膜34の成膜方法について説明する。
【0054】
最初に、ステップ102(S102)に示すように、熱ALDまたは熱CVDにより、酸化アルミニウムからなる膜を50nm成膜する。成膜される酸化アルミニウムからなる膜の膜厚は、10nm以上、50nm以下であることが好ましい。成膜される酸化アルミニウムからなる膜の膜厚が10nm以下では、生産性の観点から実用性に乏しいからである。また、50nmを超える膜厚で成膜した場合、後述する熱処理の際に穴が発生してしまう。この穴は、脱離水分の影響により発生するものと考えられ、膜厚が厚くなるほど発生頻度が高くなり、また、経験上、膜厚が50nm以下であれば、穴が発生し難いという知見が得られている。よって、一回に形成される酸化アルミニウムからなる膜の膜厚は50nm以下であることが好ましい。
【0055】
次に、ステップ104(S104)に示すように、700℃で熱処理を行なう。熱処理温度は、後述する脱離水分の結果に基づき、500℃以上、800℃以下が好ましく、650℃以上、800℃以下がより好ましい。熱処理温度が800℃を超える場合、アモルファス状態から結晶化状態に変化する可能性があるため、熱処理の温度は800℃以下であることが好ましい。
【0056】
次に、ステップ106(S106)に示すように、成膜された酸化アルミニウム膜が保護膜34として所定の膜厚となっているか否かが判断される。成膜された酸化アルミニウム膜が所定の膜厚になっているものと判断された場合には、保護膜34の成膜は終了する。一方、成膜された酸化アルミニウム膜が所定の膜厚に満たないものと判断された場合には、ステップ102に移行し、所定の膜厚になるまで酸化アルミニウムからなる膜の成膜と熱処理が繰り返される。
【0057】
このような方法により、保護膜34を形成することにより、金属酸化膜の多層膜からな保護膜34を形成することができる。
【0058】
次に、形成された保護膜34となる酸化アルミニウム膜のX線光電子分光(XPS:X-ray photoelectron spectroscopy)法による分析結果について説明する。尚、測定装置としては、AXIS−Hsi(島津製作所(株)製)を用いた。
【0059】
図13には、熱CVDにより酸化アルミニウム膜を連続して成膜した場合を示し、図14には、図12に示される本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した場合を示す。尚、酸化アルミニウム膜を成膜するための基板にはシリコン基板を用い、双方とも約200nmの酸化アルミニウム膜を成膜し測定を行なった。熱CVDにより連続して成膜された酸化アルミニウム膜Bでは、水酸基(AlOH)が32%含まれているのに対し、本実施の形態における保護膜の成膜方法により成膜された酸化アルミニウム膜Aでは、水酸基(AlOH)は18%含まれるものであった。このように本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した場合では、大幅に含有する水酸基を低減させることができる。尚、金属酸化膜中に水酸基(−OH)が含まれると、水素結合により水分が吸着しやすくなるとともに、成膜プロセス等における熱履歴により水酸基同士が脱水縮合して水分が脱離してしまう。従って、酸化アルミニウム膜に含まれる水酸基は少ない方が好ましい。
【0060】
次に、成膜された酸化アルミニウム膜について、加熱昇温脱ガス装置(EMD1000、電子化学(株)製)を用い、TDS(Thermal Desorption Spectroscopy)法により測定した結果を図15に示す。図15に示されるように、熱CVDにより酸化アルミニウム膜を連続して成膜した酸化アルミニウム膜Bでは、550℃以上加熱することにより、水酸基同士の脱水縮合による脱離水分が検出された。これに対し、本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した酸化アルミニウム膜Aでは、脱離水分は殆ど検出されなかった。尚、酸化アルミニウム膜Bでは、500℃以上の温度で脱離水分が検出され始め、650℃では、検出される脱離水分の値が最大となる。よって、熱処理温度は、500℃以上、800℃以下が好ましく、650℃以上、800℃以下がより好ましい。
【0061】
次に、成膜された保護膜について、絶縁耐圧試験を行なった結果を図16に示す。絶縁耐圧試験は、図17に示される試料を作製して行なった。この試料は、基板110上に酸化アルミニウム膜111を成膜し、酸化アルミニウム膜111上に電極112及び113を形成し、更に、電極112と電極113との間の酸化アルミニウム膜111上に測定の対象となる保護膜112を形成した構造のものである。このような試料の電極112及び113にI−Vメータ115に接続し試験を行なった。絶縁膜114としては、SiN膜、熱CVDにより連続して成膜した酸化アルミニウム膜B、本実施の形態における保護膜の成膜方法により成膜した酸化アルミニウム膜Aの各々が形成された試料を各々作製し測定を行なった。この結果、本実施の形態における保護膜の成膜方法により形成された酸化アルミニウム膜Aの試料が最も絶縁耐圧が高く、絶縁膜114が成膜されていないもの(酸化アルミニウム膜111と電極112及び113が形成されているもの)の耐圧と略等しい値であった。
【0062】
尚、本実施の形態は、第1の実施の形態における半導体装置にも適用可能である、また、上記以外の内容については、第1の実施の形態、または、第2の実施の形態と同様である。
【0063】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【0064】
上記の説明に関し、更に以下の付記を開示する。
(付記1)
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
(付記2)
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層または、前記第2の半導体層及び前記第1の半導体層に形成されたリセス開口部と、
前記第2の半導体層上及び前記リセス開口部内に形成された絶縁膜と、
前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
(付記3)
前記保護膜は、金属酸化膜であることを特徴とする付記1または2に記載の半導体装置。
(付記4)
前記保護膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものであることを特徴とする付記1から3のいずれか1項に記載の半導体装置。
(付記5)
前記保護膜は、多層膜により形成されていることを特徴とする付記1から4のいずれか1項に記載の半導体装置。
(付記6)
前記絶縁膜は金属酸化膜であることを特徴とする付記1から5のいずれか1項に記載の半導体装置。
(付記7)
前記絶縁膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものであることを特徴とする付記1から5のいずれか1項に記載の半導体装置。
(付記8)
前記絶縁膜は、プラズマCVD、プラズマALDまたはスパッタリングにより形成されたものであることを特徴とする付記1から7のいずれか1項に記載の半導体装置。
(付記9)
前記保護膜と前記絶縁膜は、同じ材料を含むものであることを特徴とする付記1から8のいずれか1項に記載の半導体装置。
(付記10)
前記第2の半導体層と前記絶縁膜との間には、第3の半導体層が設けられていることを特徴とする付記1から9のいずれか1項に記載の半導体装置。
(付記11)
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記12)
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層にリセス開口部を形成する工程と、
前記第2の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、
前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記13)
前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ALDによって酸化アルミニウム膜を形成するものであることを特徴とする付記11または12に記載の半導体装置の製造方法。
(付記14)
前記保護膜を形成する工程は、
10nm以上、50nm以下の膜厚の金属酸化膜を成膜する工程と、
前記金属酸化膜を成膜後、500℃以上、800℃以下の温度で熱処理を行なう工程と、
を繰り返し行なうものであることを特徴とする付記11から13のいずれか1項に記載の半導体装置の製造方法。
【符号の説明】
【0065】
11 基板
12 電子走行層(第1の半導体層)
13 障壁層(第2の半導体層)
14 キャップ層
15 ソース電極
16 ドレイン電極
17 絶縁膜
18 ゲート電極
19 保護膜
20 保護膜
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【0002】
電界効果型トランジスタとして、AlGaN/GaNヘテロ接合を利用し、GaN層を走行層とした構造のものがある。GaNは広いバンドギャップを有しており、高い破壊電圧強度、大きい飽和電子速度を有する材料であることから、大電流・高耐圧・低オン抵抗動作を実現することが可能な半導体装置を形成する材料として、有望とされている。このため、次世代における高効率スイッチング素子として、GaN系の材料を用いた半導体装置の検討が行なわれている。
【0003】
このような電界効果型トランジスタ等の半導体装置においては、通常、ゲート電極またはドレイン電極等を形成した後、パッシベーション等のため、電界効果型トランジスタ等の表面の全体に絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−103408号公報
【特許文献2】米国特許出願公開第2006/0019435号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、トランジスタを用いた電力用の高効率なスイッチング素子を実現するためには、オン抵抗の低減、ノーマリーオフ動作の実現、スイッチング素子の高耐圧化が求められている。このうち、オン抵抗の低減、ノーマリーオフ動作の実現については、トランジスタを形成するGaN等の材料における結晶性を向上させること等により対応可能である。一方、スイッチング素子の高耐圧化に関しては、使用される用途等によっても異なるものの、一般的に、数100Vから数kVの大きな耐圧が必要となるため、ショットキーゲートを用いた構造では、実現することが困難である。このため、ゲート電極と半導体層との間に絶縁膜を形成することにより、ゲートリーク電流を低減し耐圧を向上させた構造のものがある。
【0006】
このようなゲート電極と半導体層との間に絶縁膜を形成したトランジスタにおいても、パッシベーション等のための保護膜として絶縁膜が形成されるが、保護膜を形成することにより、トランジスタでは耐圧が低くなり、十分な耐圧が得られない場合がある。
【0007】
よって、ゲート電極と半導体層との間に絶縁膜を形成したトランジスタ等の半導体装置において、保護膜として絶縁膜を形成した構造のものであっても十分な耐圧を得ることのできる半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【0008】
本実施の形態の一観点によれば、基板上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の半導体層と、前記第2の半導体層上に形成されたソース電極及びドレイン電極と、前記第2の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする。
【0009】
また、本実施の形態の他の一観点によれば、基板上に形成された第1の半導体層と、前記第1の半導体層上に形成された第2の半導体層と、前記第2の半導体層上に形成されたソース電極及びドレイン電極と、前記第2の半導体層または、前記第2の半導体層及び前記第1の半導体層に形成されたリセス開口部と、前記第2の半導体層上及び前記リセス開口部内に形成された絶縁膜と、前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする。
【0010】
また、本実施の形態の他の一観点によれば、基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、前記第2の半導体層上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、を有することを特徴とする。
【0011】
また、本実施の形態の他の一観点によれば、基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、前記第2の半導体層にリセス開口部を形成する工程と、前記第2の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、を有することを特徴とする。
【発明の効果】
【0012】
開示の半導体装置及び半導体装置の製造方法によれば、ゲート電極と半導体層との間に絶縁膜を形成したトランジスタ等の半導体装置において、保護膜として絶縁膜を形成した構造のものであっても十分な耐圧を得ることができる。
【図面の簡単な説明】
【0013】
【図1】保護膜が形成されたHEMTの構造図
【図2】プラズマCVDにより保護膜が形成されたHEMTのゲート電流の特性図
【図3】保護膜が形成される前の状態におけるHEMTのゲート電流の特性図
【図4】プラズマCVDにより保護膜が形成される場合の説明図
【図5】第1の実施の形態における半導体装置の製造方法の工程図(1)
【図6】第1の実施の形態における半導体装置の製造方法の工程図(2)
【図7】第1の実施の形態における半導体装置の製造方法の工程図(3)
【図8】第2の実施の形態における半導体装置の製造方法の工程図(1)
【図9】第2の実施の形態における半導体装置の製造方法の工程図(2)
【図10】第2の実施の形態における半導体装置の製造方法の工程図(3)
【図11】第2の実施の形態における半導体装置の製造方法の工程図(4)
【図12】第3の実施の形態における半導体装置の保護膜の製造方法のフローチャート
【図13】成膜された酸化アルミニウム膜BにおけるXPSによる測定結果を示す図
【図14】成膜された酸化アルミニウム膜AにおけるXPSによる測定結果を示す図
【図15】成膜された酸化アルミニウム膜における温度と脱離水分量の相関図
【図16】成膜された保護膜の耐圧測定結果を示す図
【図17】保護膜の耐圧測定方法の説明図
【発明を実施するための形態】
【0014】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【0015】
〔第1の実施の形態〕
最初に、ゲート電極と半導体層との間に絶縁膜を形成した構造のトランジスタにおいて、保護膜として絶縁膜を形成した構造のトランジスタについて説明する。図1に示されるように、この構造のトランジスタは、HEMT(High Electron Mobility Transistor)と呼ばれるものであり、半導体等からなる基板11上に、電子走行層12、障壁層13、キャップ層14がエピタキシャル成長により積層して形成されている。また、障壁層13と接続されるソース電極15及びドレイン電極16が形成されており、キャップ層14上には、絶縁膜17が形成されており、絶縁膜17上にはゲート電極18が形成されている。更に、絶縁膜17を含む領域の全体を覆うように保護膜19が形成されている。
【0016】
基板11はSiC基板、サファイア(Al2O3)基板等が用いられており、電子走行層12はi−GaNにより形成されており、障壁層13はn−AlGaNにより形成されており、キャップ層14はn−GaNにより形成されている。また、ソース電極15、ドレイン電極16及びゲート電極18は金属材料により形成されており、絶縁膜17は、プラズマALD(Atomic Layer Deposition)により酸化アルミニウム(Al2O3)膜を成膜することにより形成されている。また、保護膜19は、窒化シリコン(SiN)、酸化シリコン(SiO2)、酸化アルミニウム等により形成される。保護膜19を形成する際には、スループットの向上等の観点より、一般的には、成膜レートが速いプラズマCVD(Chemical Vapor Deposition)が多く用いられている。
【0017】
図2には、このように保護膜の形成されたトランジスタにおけるゲート−ソース電圧(Vgs)とゲート−ソース電流(Igs)との関係及びゲート−ドレイン電圧(Vgd)とゲート−ドレイン電流(Igd)との関係を示す。また、図3には、保護膜19が成膜される前の状態のトランジスタにおけるゲート−ソース電圧(Vgs)とゲート−ソース電流(Igs)との関係及びゲート−ドレイン電圧(Vgd)とゲート−ドレイン電流(Igd)との関係を示す。
【0018】
図2及び図3に示されるように、保護膜19を成膜する前の状態では、ゲート−ソース電流(Igs)及びゲート−ドレイン電流(Igd)は、約10nA/mm以下と低い値を示しているのに対し、保護膜19を成膜することによりともに大幅に増加している。即ち、保護膜19を形成した構造のトランジスタは、保護膜19が形成されていない構造のトランジスタと比較して、ゲートリーク電流が大幅に増加している。言い換えるならば、保護膜19を形成することにより、トランジスタのゲートリーク電流が増加し、特性が低下してしまうのである。尚、同様の傾向は、絶縁膜17にHfO2を用いた場合においても確認されている。
【0019】
発明者らは、このように保護膜19を形成することによりゲートリーク電流が大幅に増加してしまうことについて検討を行なったところ、保護膜19の成膜方法に原因があることを見出した。
【0020】
【表1】
【0021】
表1は、保護膜19となる酸化アルミニウム膜の成膜方法と、ソース−ドレイン間における絶縁耐圧との関係を示すものである。表1に示されるように、保護膜19が形成されていない状態において絶縁耐圧が390Vであるトランジスタに、保護膜19として酸化アルミニウム膜をプラズマCVDにより成膜した場合、絶縁耐圧は150Vと大幅に低下した。また、保護膜19が形成されていない状態において絶縁耐圧が400Vであるトランジスタに、保護膜19として酸化アルミニウム膜をプラズマCVDにより成膜した場合、絶縁耐圧は200Vに低下した。また、保護膜19が形成されていない状態において絶縁耐圧が380Vであるトランジスタに、保護膜19として酸化アルミニウム膜をスパッタリングにより成膜した場合、絶縁耐圧は140Vに低下した。一方、保護膜19が形成されていない状態において絶縁耐圧が400Vであるトランジスタに、保護膜19として酸化アルミニウム膜を熱ALDにより成膜した場合、絶縁耐圧は変化することなく400Vであった。尚、熱ALDとは、プラズマを発生させることなく、加熱された基板に、成膜のための原料となるガスを交互に供給することにより成膜を行なう方法である。
【0022】
上記に基づくならば、前述したように保護膜19を成膜したトランジスタにおいて、ゲートリーク電流が増加する原因は、保護膜19となる酸化アルミニウム膜をプラズマCVDにより成膜することに起因するものと推察される。
【0023】
また、プラズマCVD、プラズマALD及びスパッタリングは、成膜の際にプラズマを用いるプラズマプロセスであるのに対し、熱ALDは、成膜の際にプラズマを用いないプロセスであるという特徴がある。
【0024】
従って、プラズマプロセスにより保護膜19となる酸化アルミニウム膜を成膜することにより、絶縁耐圧が低下し、トランジスタのゲートリーク電流が増加するものと考えられる。このため、保護膜19となる酸化アルミニウム膜を熱ALDにより成膜した場合には、絶縁耐圧が低下しない。従って、保護膜19となる酸化アルミニウム膜を熱ALD等のプラズマを用いない成膜プロセスにより成膜することにより、ゲートリーク電流の増加を防ぐことができるものと考えられる。ここで、プラズマを用いない保護膜の成膜方法としては、熱ALD、熱CVD、真空蒸着(抵抗加熱、EB(Electron Beam)蒸着の双方を含む)等が挙げられる。
【0025】
次に、プラズマCVD等のプラズマプロセスにより保護膜19となる酸化アルミニウム膜を成膜した場合において、ゲートリーク電流が増加するメカニズムについて説明する。図4は、絶縁膜17及びゲート電極18が形成されているものの上に、プラズマを用いた成膜方法により保護膜19を成膜している状態を示すものである。このように、プラズマを用いた成膜方法においては、プラズマ30を発生させることにより生じた荷電粒子が、ゲート電極18から絶縁膜17に侵入し、この荷電粒子によって絶縁膜17内に欠陥が発生し、ゲートリーク電流が増加することが考えられる。また、露出している絶縁膜17がプラズマに曝されるため、絶縁膜17の表面部分において、プラズマダメージによる欠陥等が生じ、ゲートリーク電流が増加することも考えられる。このような観点から考えるならば、絶縁膜17に金属酸化物、酸窒化物、窒化物を用いた場合においても同様に、プラズマCVD等のプラズマプロセスにより保護膜19を成膜することにより耐圧が低下するものと考えられる。
【0026】
ところで、このように保護膜19をプラズマCVD等のプラズマプロセスにより成膜した場合のトランジスタにおける耐圧の低下は、従来から生じていたものと考えられる。しかしながら、このことが従来問題にならなかったのは、従来トランジスタに用いていた半導体材料が、Si、GaAs等であり、GaN等と比べてバンドギャップが狭い材料であることによるものと考えられる。即ち、上述した耐圧の低下が問題となる電圧の範囲に対し、実際に使用される電圧の範囲が低いため、保護膜19をプラズマCVD等のプラズマプロセスにより成膜したことに起因する耐圧の低下が、実用上問題になることはなかったものと考えられる。言い換えるならば、半導体材料として、バンドギャップの広いGaNを用いることにより、プラズマCVD等のプラズマプロセスにより保護膜19を形成した場合に生じていた耐圧の低下の問題が顕在化したものと考えられる。
【0027】
尚、プラズマALDにより酸化アルミニウム膜を成膜する方法としては、原料として、TMA(トリメチルアルミニウム:(CH3)3Al)と、酸素を供給しプラズマを発生させることにより行なわれる。また、プラズマALDにより酸化アルミニウム膜を成膜する方法としては、原料として、TMAと、酸素プラズマとを交互に供給することにより行なわれる。また、スパッタリングにより酸化アルミニウム膜を成膜する方法としては、ターゲットとして酸化アルミニウムを用いスパッタガスとしてArと酸素を用いてスパッタリングを行なう方法、または、ターゲットとしてAlを用いスパッタガスとしてArと酸素を用いてスパッタリングを行なう方法により行なわれる。更に、熱ALDにより酸化アルミニウム膜を成膜する方法としては、基板を加熱した状態において、原料として、TMAと、水とを交互に供給することにより行なわれる。よって、熱ALDにおいては、成膜チャンバー内においてプラズマが発生されることはない。
【0028】
ところで、プラズマCVDにより成膜された絶縁膜には、成膜された絶縁膜中には水素分子が5×1020個/cm3以上含まれている。また、プラズマALDにより成膜された絶縁膜には、成膜された絶縁膜中に含まれる水素分子が1×1020個/cm3以下であり、水分子が1×1020個/cm3以下である。また、熱ALDにより成膜された絶縁膜には、成膜された絶縁膜中に含まれる水素分子が1×1020個/cm3以下であり、水分子が1×1020個/cm3以上である。このように、絶縁膜中における水素分子の量及び水分子の量を測定することにより、成膜方法を特定することが可能である。
【0029】
(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について図5から図7に基づき説明する。
【0030】
最初に、図5(a)に示されるように、基板11上に、不図示の核形成層を形成し、電子走行層12、障壁層13、キャップ層14等の半導体層をMOVPE(Metal-Organic Vapor Phase Epitaxy)等によりエピタキシャル成長させることにより形成する。
【0031】
基板11は、SiC、サファイア(Al2O3)等の基板が用いられており、基板11上に形成される不図示の核形成層は、例えば、厚さ0.1μmのノンドープのi−AlNにより形成されている。第1の半導体層である電子走行層12は、厚さ3.0μmのノンドープのi−GaNにより形成されており、第2の半導体層である障壁層13は、厚さ20nmノンドープのi−Al0.25Ga0.75Nにより形成されている。また、第3の半導体層であるキャップ層14は、厚さ5nmのn−GaNにより形成されている。尚、上記構造により、電子走行層12において障壁層13に近い側に2次元電子ガス(2DEG:2 dimensional electron gas)が形成される。
【0032】
これらの半導体層をMOVPEにより形成する際には、原料ガスとしてTMA(トリメチルアルミニウム)、TMG(トリメチルガリウム)、アンモニア(NH3)等を用い、形成される半導体層の組成に応じて、これらのガスの供給量を調節することにより形成する。尚、これらの半導体層を形成する際に流されるアンモニアの流量は、100ccm〜10LMであり、これら半導体層を結晶成長させる際のチャンバー内の圧力は、50〜300Torrであり、成長温度は1000〜1200℃である。また、障壁層13は、Al0.25Ga0.75Nにn型となる不純物をドープしたものであってもよい。また、半導体層は、MOVPEの他、MBE(Molecular Beam Epitaxy)により半導体層を結晶成長させることにより形成してもよい。また、障壁層13は、AlGaN以外にも、InGaN、InAlN、InAlGaN等により形成することも可能である。
【0033】
次に、図5(b)に示されるように、素子分離領域21を形成する。具体的には、キャップ層14の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより素子分離領域21が形成される領域に開口部を有するレジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、電子走行層13まで達するように不純物イオンのイオン注入を行なうことにより、素子分離領域21を形成する。尚、レジストパターンは、この後除去する。また、別の素子分離領域21の形成方法としては、レジストパターンをマスクとしてドライエッチング等によりレジストパターンが形成されていない領域におけるキャップ層14、障壁層13及び電子走行層12の一部を除去することにより形成してもよい。この後、必要に応じて半導体層の除去された領域に酸化膜を埋め込み形成する。
【0034】
次に、図6(a)に示されるように、ソース電極15及びドレイン電極16を形成する。具体的には、キャップ層14上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極15及びドレイン電極16が形成される領域に開口部を有するレジストパターンを形成する。この後、塩素ガスを用いたRIE等によるドライエッチングによりレジストパターンの形成されていない領域のキャップ層14及び障壁層13の一部を除去する。この際行なわれるドライエッチングは、チャンバー内にエッチングガスとして塩素ガスを約30sccmを導入し、チャンバー内の圧力を約2Paに設定し、RFパワーを20W印加することにより行なわれる。この後、真空蒸着等によりTa/Alの積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりソース電極15及びドレイン電極16を形成する。尚、リフトオフを行なった後580℃の熱処理を行なうことによりオーミックコンタクトさせる。
【0035】
次に、図6(b)に示されるように、キャップ層14、ソース電極15及びドレイン電極16上に、絶縁膜17を形成する。絶縁膜17としては、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものである。尚、形成される絶縁膜17としては、比誘電率が高い材料が好ましく、また、実用上の観点からは、SiO2、SiN、Al2O3、SiON、HfO2がより好ましい。形成される絶縁膜17の膜厚は、2nm〜200nmであり、成膜方法としては、プラズマALD、プラズマCVD、スパッタリングにより成膜される。例えば、プラズマCVDにより酸化アルミニウムからなる絶縁膜17を形成する場合では、原料ガスとしてトリメチルアルミニウム(TMA)と酸素を供給し、プラズマを発生させることにより成膜する。
【0036】
次に、図7(a)に示されるように、ゲート電極18を形成する。具体的には、絶縁膜17上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極18の形成される領域に開口部を有するレジストパターンを形成する。この後、真空蒸着等によりNi/Auからなる積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりゲート電極18を形成する。
【0037】
次に、図7(b)に示されるように、保護膜20を形成する。保護膜20は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものである。保護膜20は、成膜の際にプラズマを用いない成膜方法により形成される。例えば、熱ALD、熱CVD、真空蒸着等の方法により形成される。尚、酸化アルミニウムからなる保護膜20を熱ALDにより形成する場合においては、基板を200℃〜400℃に加熱した状態で、トリメチルアルミニウムと水を交互に供給することにより形成する。
【0038】
これにより、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、保護膜20がプラズマを発生させない成膜方法により成膜しているため、保護膜20が形成されたトランジスタにおいても耐圧が低下することがない。
【0039】
〔第2の実施の形態〕
次に、第2の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図8から図10に基づき説明する。
【0040】
最初に、図8(a)に示されるように、基板11上に、不図示の核形成層を形成し、電子走行層12、障壁層13、キャップ層14等の半導体層をMOVPE(Metal-Organic Vapor Phase Epitaxy)等によりエピタキシャル成長させることにより形成する。
【0041】
基板11は、SiC、サファイア(Al2O3)等の基板が用いられており、基板11上に形成される不図示の核形成層は、例えば、厚さ0.1μmのノンドープのi−AlNにより形成されている。電子走行層12は、厚さ3.0μmのノンドープのi−GaNにより形成されており、障壁層13は、厚さ20nmノンドープのi−Al0.25Ga0.75Nにより形成されている。また、キャップ層14は、厚さ5nmのn−GaNにより形成されている。
【0042】
次に、図8(b)に示されるように、素子分離領域21を形成する。具体的には、キャップ層14の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより素子分離領域21が形成される領域に開口部を有するレジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、電子走行層13まで達するように不純物イオンのイオン注入を行なうことにより、素子分離領域21を形成する。
【0043】
次に、図9(a)に示されるように、ソース電極15及びドレイン電極16を形成する。具体的には、キャップ層14上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極15及びドレイン電極16が形成される領域に開口部を有するレジストパターンを形成する。この後、塩素ガスを用いたRIE等によるドライエッチングによりレジストパターンの形成されていない領域のキャップ層14及び障壁層13の一部を除去する。この後、真空蒸着等によりTa/Alの積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりソース電極15及びドレイン電極16を形成する。尚、リフトオフを行なった後580℃の熱処理を行なうことによりオーミックコンタクトさせる。
【0044】
次に、図9(b)に示されるように、リセス開口部31を形成する。具体的には、キャップ層14上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス開口部31の形成される領域に開口を有するレジストパターンを形成する。この後、レジストパターンをマスクとして、塩素を含むガスを導入してRIE等によるドライエッチングにより、レジストパターンの形成されていない領域のキャップ層14及び障壁層13の一部を除去する。この後、レジストパターンは除去される。尚、本実施の形態では、上述したRIE等によるドライエッチングの際には、酸素またはフッ素を混合してもよい。また、リセス開口部31は、キャップ層14の一部を除去することによりに形成した構造のもの、また、キャップ層14、障壁層13、電子走行層12の一部を除去することにより形成した構造のものであってもよい。
【0045】
次に、図10(a)に示されるように、リセス開口部31の表面、キャップ層14、ソース電極15及びドレイン電極16上に、絶縁膜32を形成する。絶縁膜32は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むもの等である。
【0046】
尚、形成される絶縁膜17としては、比誘電率が高い材料が好ましく、また、実用上の観点からは、SiO2、SiN、Al2O3、SiON、HfO2がより好ましい。形成される絶縁膜17の膜厚は、2nm〜200nmであり、成膜方法としては、プラズマALD、プラズマCVD、スパッタリングにより成膜される。例えば、プラズマCVDにより酸化アルミニウムからなる絶縁膜32を形成する場合では、原料ガスとしてトリメチルアルミニウム(TMA)と酸素を供給し、プラズマを発生させることにより成膜する。
【0047】
次に、図10(b)に示されるように、ゲート電極33を形成する。具体的には、絶縁膜32上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス開口部31を含む領域に開口を有するレジストパターンを形成する。この後、真空蒸着等によりNi/Auからなる積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりゲート電極33を形成する。
【0048】
次に、図11に示されるように、保護膜34を形成する。保護膜34は絶縁体材料からなる膜であって、例えば、酸化アルミニウムが好ましい。保護膜34は、成膜の際にプラズマを用いない成膜方法により形成される。例えば、熱ALD、熱CVD、真空蒸着等の方法により形成される。尚、酸化アルミニウムからなる保護膜34を熱ALDにより形成する場合においては、基板温度を200℃〜400℃に加熱した状態で、TMAと水を交互に供給することにより形成する。
【0049】
これにより、本実施の形態における半導体装置を製造することができる。
【0050】
尚、上記以外の内容については、第1の実施の形態と同様である。
【0051】
〔第3の実施の形態〕
次に、第3の実施の形態について説明する。ところで、絶縁膜上に保護膜を形成することにより、耐圧が低下する理由としては、絶縁膜と保護膜との熱膨張率の差に起因する場合や、保護膜の成膜の際に生じる応力に起因する場合や、絶縁膜と保護膜との間等に水分が残留することに起因する場合が考えられる。
【0052】
このような観点に基づくならば、絶縁膜と保護膜とをともに金属酸化膜により形成することにより、絶縁膜と保護膜との熱膨張係数の差を2ppm以下に低減することが可能である。更には、絶縁膜と保護膜をともに同じ材料により形成することにより、絶縁膜と保護膜との差を略0にすることができる。この際用いられる金属酸化膜としては、アルミニウム、ハフニウム、ジルコニウム、イットリウム、ランタン、タンタルのうち、1または2以上の元素を含む金属酸化膜が挙げられる。また、耐圧を高めるため、絶縁膜と保護膜は、アモルファス状態であることが好ましい。
【0053】
次に、本実施の形態における半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第2の実施の形態における半導体装置の製造方法において保護膜34の成膜方法が異なるものである。図12に基づき保護膜34の成膜方法について説明する。
【0054】
最初に、ステップ102(S102)に示すように、熱ALDまたは熱CVDにより、酸化アルミニウムからなる膜を50nm成膜する。成膜される酸化アルミニウムからなる膜の膜厚は、10nm以上、50nm以下であることが好ましい。成膜される酸化アルミニウムからなる膜の膜厚が10nm以下では、生産性の観点から実用性に乏しいからである。また、50nmを超える膜厚で成膜した場合、後述する熱処理の際に穴が発生してしまう。この穴は、脱離水分の影響により発生するものと考えられ、膜厚が厚くなるほど発生頻度が高くなり、また、経験上、膜厚が50nm以下であれば、穴が発生し難いという知見が得られている。よって、一回に形成される酸化アルミニウムからなる膜の膜厚は50nm以下であることが好ましい。
【0055】
次に、ステップ104(S104)に示すように、700℃で熱処理を行なう。熱処理温度は、後述する脱離水分の結果に基づき、500℃以上、800℃以下が好ましく、650℃以上、800℃以下がより好ましい。熱処理温度が800℃を超える場合、アモルファス状態から結晶化状態に変化する可能性があるため、熱処理の温度は800℃以下であることが好ましい。
【0056】
次に、ステップ106(S106)に示すように、成膜された酸化アルミニウム膜が保護膜34として所定の膜厚となっているか否かが判断される。成膜された酸化アルミニウム膜が所定の膜厚になっているものと判断された場合には、保護膜34の成膜は終了する。一方、成膜された酸化アルミニウム膜が所定の膜厚に満たないものと判断された場合には、ステップ102に移行し、所定の膜厚になるまで酸化アルミニウムからなる膜の成膜と熱処理が繰り返される。
【0057】
このような方法により、保護膜34を形成することにより、金属酸化膜の多層膜からな保護膜34を形成することができる。
【0058】
次に、形成された保護膜34となる酸化アルミニウム膜のX線光電子分光(XPS:X-ray photoelectron spectroscopy)法による分析結果について説明する。尚、測定装置としては、AXIS−Hsi(島津製作所(株)製)を用いた。
【0059】
図13には、熱CVDにより酸化アルミニウム膜を連続して成膜した場合を示し、図14には、図12に示される本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した場合を示す。尚、酸化アルミニウム膜を成膜するための基板にはシリコン基板を用い、双方とも約200nmの酸化アルミニウム膜を成膜し測定を行なった。熱CVDにより連続して成膜された酸化アルミニウム膜Bでは、水酸基(AlOH)が32%含まれているのに対し、本実施の形態における保護膜の成膜方法により成膜された酸化アルミニウム膜Aでは、水酸基(AlOH)は18%含まれるものであった。このように本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した場合では、大幅に含有する水酸基を低減させることができる。尚、金属酸化膜中に水酸基(−OH)が含まれると、水素結合により水分が吸着しやすくなるとともに、成膜プロセス等における熱履歴により水酸基同士が脱水縮合して水分が脱離してしまう。従って、酸化アルミニウム膜に含まれる水酸基は少ない方が好ましい。
【0060】
次に、成膜された酸化アルミニウム膜について、加熱昇温脱ガス装置(EMD1000、電子化学(株)製)を用い、TDS(Thermal Desorption Spectroscopy)法により測定した結果を図15に示す。図15に示されるように、熱CVDにより酸化アルミニウム膜を連続して成膜した酸化アルミニウム膜Bでは、550℃以上加熱することにより、水酸基同士の脱水縮合による脱離水分が検出された。これに対し、本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した酸化アルミニウム膜Aでは、脱離水分は殆ど検出されなかった。尚、酸化アルミニウム膜Bでは、500℃以上の温度で脱離水分が検出され始め、650℃では、検出される脱離水分の値が最大となる。よって、熱処理温度は、500℃以上、800℃以下が好ましく、650℃以上、800℃以下がより好ましい。
【0061】
次に、成膜された保護膜について、絶縁耐圧試験を行なった結果を図16に示す。絶縁耐圧試験は、図17に示される試料を作製して行なった。この試料は、基板110上に酸化アルミニウム膜111を成膜し、酸化アルミニウム膜111上に電極112及び113を形成し、更に、電極112と電極113との間の酸化アルミニウム膜111上に測定の対象となる保護膜112を形成した構造のものである。このような試料の電極112及び113にI−Vメータ115に接続し試験を行なった。絶縁膜114としては、SiN膜、熱CVDにより連続して成膜した酸化アルミニウム膜B、本実施の形態における保護膜の成膜方法により成膜した酸化アルミニウム膜Aの各々が形成された試料を各々作製し測定を行なった。この結果、本実施の形態における保護膜の成膜方法により形成された酸化アルミニウム膜Aの試料が最も絶縁耐圧が高く、絶縁膜114が成膜されていないもの(酸化アルミニウム膜111と電極112及び113が形成されているもの)の耐圧と略等しい値であった。
【0062】
尚、本実施の形態は、第1の実施の形態における半導体装置にも適用可能である、また、上記以外の内容については、第1の実施の形態、または、第2の実施の形態と同様である。
【0063】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【0064】
上記の説明に関し、更に以下の付記を開示する。
(付記1)
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
(付記2)
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層または、前記第2の半導体層及び前記第1の半導体層に形成されたリセス開口部と、
前記第2の半導体層上及び前記リセス開口部内に形成された絶縁膜と、
前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
(付記3)
前記保護膜は、金属酸化膜であることを特徴とする付記1または2に記載の半導体装置。
(付記4)
前記保護膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものであることを特徴とする付記1から3のいずれか1項に記載の半導体装置。
(付記5)
前記保護膜は、多層膜により形成されていることを特徴とする付記1から4のいずれか1項に記載の半導体装置。
(付記6)
前記絶縁膜は金属酸化膜であることを特徴とする付記1から5のいずれか1項に記載の半導体装置。
(付記7)
前記絶縁膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものであることを特徴とする付記1から5のいずれか1項に記載の半導体装置。
(付記8)
前記絶縁膜は、プラズマCVD、プラズマALDまたはスパッタリングにより形成されたものであることを特徴とする付記1から7のいずれか1項に記載の半導体装置。
(付記9)
前記保護膜と前記絶縁膜は、同じ材料を含むものであることを特徴とする付記1から8のいずれか1項に記載の半導体装置。
(付記10)
前記第2の半導体層と前記絶縁膜との間には、第3の半導体層が設けられていることを特徴とする付記1から9のいずれか1項に記載の半導体装置。
(付記11)
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記12)
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層にリセス開口部を形成する工程と、
前記第2の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、
前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記13)
前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ALDによって酸化アルミニウム膜を形成するものであることを特徴とする付記11または12に記載の半導体装置の製造方法。
(付記14)
前記保護膜を形成する工程は、
10nm以上、50nm以下の膜厚の金属酸化膜を成膜する工程と、
前記金属酸化膜を成膜後、500℃以上、800℃以下の温度で熱処理を行なう工程と、
を繰り返し行なうものであることを特徴とする付記11から13のいずれか1項に記載の半導体装置の製造方法。
【符号の説明】
【0065】
11 基板
12 電子走行層(第1の半導体層)
13 障壁層(第2の半導体層)
14 キャップ層
15 ソース電極
16 ドレイン電極
17 絶縁膜
18 ゲート電極
19 保護膜
20 保護膜
【特許請求の範囲】
【請求項1】
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
【請求項2】
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層または、前記第2の半導体層及び前記第1の半導体層に形成されたリセス開口部と、
前記第2の半導体層上及び前記リセス開口部内に形成された絶縁膜と、
前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
【請求項3】
前記保護膜は、金属酸化膜であることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記保護膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものであることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
【請求項5】
前記保護膜は、多層膜により形成されていることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
【請求項6】
前記保護膜と前記絶縁膜は、同じ材料を含むものであることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
【請求項7】
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項8】
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層にリセス開口部を形成する工程と、
前記第2の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、
前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項9】
前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ALDによって酸化アルミニウム膜を形成するものであることを特徴とする請求項7または8に記載の半導体装置の製造方法。
【請求項10】
前記保護膜を形成する工程は、
10nm以上、50nm以下の膜厚の金属酸化膜を成膜する工程と、
前記金属酸化膜を成膜後、500℃以上、800℃以下の温度で熱処理を行なう工程と、
を繰り返し行なうものであることを特徴とする請求項7から9のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
【請求項2】
基板上に形成された第1の半導体層と、
前記第1の半導体層上に形成された第2の半導体層と、
前記第2の半導体層上に形成されたソース電極及びドレイン電極と、
前記第2の半導体層または、前記第2の半導体層及び前記第1の半導体層に形成されたリセス開口部と、
前記第2の半導体層上及び前記リセス開口部内に形成された絶縁膜と、
前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱CVD、熱ALD、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
【請求項3】
前記保護膜は、金属酸化膜であることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記保護膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか1または2以上の材料を含むものであることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
【請求項5】
前記保護膜は、多層膜により形成されていることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
【請求項6】
前記保護膜と前記絶縁膜は、同じ材料を含むものであることを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
【請求項7】
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項8】
基板上に第1の半導体層と、第2の半導体層を積層形成する工程と、
前記第2の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層にリセス開口部を形成する工程と、
前記第2の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、
前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱CVD、熱ALD、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項9】
前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ALDによって酸化アルミニウム膜を形成するものであることを特徴とする請求項7または8に記載の半導体装置の製造方法。
【請求項10】
前記保護膜を形成する工程は、
10nm以上、50nm以下の膜厚の金属酸化膜を成膜する工程と、
前記金属酸化膜を成膜後、500℃以上、800℃以下の温度で熱処理を行なう工程と、
を繰り返し行なうものであることを特徴とする請求項7から9のいずれか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
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【図4】
【図5】
【図6】
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【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2012−89677(P2012−89677A)
【公開日】平成24年5月10日(2012.5.10)
【国際特許分類】
【出願番号】特願2010−234961(P2010−234961)
【出願日】平成22年10月19日(2010.10.19)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成24年5月10日(2012.5.10)
【国際特許分類】
【出願日】平成22年10月19日(2010.10.19)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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