【課題】半導体記憶装置のコスト低減と信頼性向上の両立を図る。
【解決手段】実施形態によれば、半導体記憶装置は、基板と、基板の主面上に設けられた導電層と、積層体と、メモリ膜と、チャネルボディとを備えている。積層体は、導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。メモリ膜は、積層体を貫通して形成されたホールの側壁に設けられ、電荷蓄積膜を含む。チャネルボディは、ホール内におけるメモリ膜の内側に設けられた一対の柱状部と、導電層内に設けられ、一対の柱状部のそれぞれの下端を連結する連結部とを有する。電極層は基板の主面に対して傾いている。メモリ膜及びチャネルボディの柱状部は電極層が傾いている部分を貫通している。 （もっと読む）

【課題】歩留まりや信頼性の低下を招くことなく、隣接セルのフローティング・ゲート間の結合容量を小さくすることができ、隣接セルの書き込み情報の影響を小さくした状態でフローティング・ゲートの電位を制御することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜１２を介して形成されたゲート電極部と、ゲート電極部の上方に前記ゲート電極部と一体形成されたキャパシタ電極部と含むフローティング・ゲート１３と、キャパシタ電極部の側面を囲むように第１の絶縁膜１２を介して形成されたコントロールゲート１０となる第１の電極と、を有する。 （もっと読む）

【課題】ビットラインを容易に形成することができ、ビットライン工程マージンを増加させ、さらに隣接したビットライン間のキャパシタンスを減少させる半導体素子及びその形成方法を提供する。
【解決手段】本発明に係る半導体素子は、半導体基板１０で一方向に延長され、垂直チャンネル領域１２ｂ，１４ｂを含む第1及び第2ピラー１２，１４と、第1及び第2ピラー１２，１４の内部で垂直チャンネル領域１２ｂ，１４ｂの下部に位置する第1ビットライン２２と、第1ビットライン２２を含む第1ピラー１２及び第2ピラー１４の間に位置する絶縁膜３２とを含む。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】酸素欠損の発生を抑制する。
【解決手段】ガリウム（Ｇａ）若しくはスズ（Ｓｎ）の一部又は全部の代わりにゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成する。ゲルマニウム（Ｇｅ）原子は、酸素（Ｇｅ）原子との結合の少なくとも一つの結合エネルギーがガリウム（Ｇａ）又はスズ（Ｓｎ）の場合よりも高い。このため、ゲルマニウム（Ｇｅ）を用いて構成される酸化物半導体結晶において、酸素欠損が発生しにくい。このことから、ゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成することにより、酸素欠損の発生の抑制を図る。 （もっと読む）

【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。 （もっと読む）

【課題】半導体装置（不揮発性メモリを有する半導体装置）の特性を向上させる。
【解決手段】本発明の半導体装置は、制御ゲート電極ＣＧと半導体基板との間に形成された絶縁膜３と、メモリゲート電極ＭＧと半導体基板との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５であって、その内部に電荷蓄積部を有する絶縁膜５と、を有する。この絶縁膜５は、第１膜５Ａと、第１膜５Ａ上に配置された電荷蓄積部となる第２膜５Ｎと、第２膜５Ｎ上に配置された第３膜５Ｂと、を有し、第３膜５Ｂは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に位置するサイドウォール膜５ｓと、メモリゲート電極ＭＧと半導体基板との間に位置するデポ膜５ｄとを有する。かかる構成によれば、絶縁膜５の角部における距離Ｄ１を大きくすることができ、電界集中を緩和できる。 （もっと読む）

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層の溝に埋め込まれた電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設ける。チャネル形成領域は、サイドウォールを側壁に有するゲート電極層と重なる位置に形成される。溝は、深い領域と浅い領域を有し、サイドウォールは、浅い領域と重なり、配線との接続は、深い領域と重なる。 （もっと読む）

【課題】少なくともＢｉ、Ｂａ、Ｆｅ及びＴｉを含む圧電体層を有する圧電素子、液体噴射ヘッド及び液体噴射装置の性能を向上させることにある。
【解決手段】少なくともビスマス、バリウム、鉄及びチタンを含むペロブスカイト型酸化物を形成するための圧電体前駆体溶液は、少なくとも、ビスマス塩、バリウム塩、鉄塩、並びに、チタンの部分アルコキシド（チタンにアルコキシ基及び該アルコキシ基以外の官能基が結合したチタン化合物）を含む。圧電セラミックスの製造方法は、前記圧電体前駆体溶液を塗布する工程と、該塗布した前駆体溶液を結晶化させてペロブスカイト型酸化物を含む圧電セラミックスを形成する工程と、を備える。圧電素子の製造方法は、前記圧電セラミックスに電極を形成する工程を備える。液体噴射ヘッドの製造方法は、前記圧電素子の製造方法により圧電素子を形成する工程を備える。 （もっと読む）

【課題】読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。 （もっと読む）