【課題】ＳＳＰＤをアレー化した場合のＳＳＰＤピクセルの信号処理による熱負荷増大に対して適切に対応できる信号処理回路およびインターフェイス回路を提供する。
【解決手段】本発明の信号処理回路２０Ａにおいては、複数の超伝導ナノワイヤ型単一光子検出器１００Ａから出力される信号の処理に用いられ、単一磁束素子により構成された論理回路（２１、２２）が組み込まれている。 （もっと読む）

【課題】電離放射線に長期間にわたって露出された後に回路内に発生する電荷によって生じる損傷に対する耐性を有する論理回路を提供する。
【解決手段】耐放射線型インバータは、入力端子と出力端子の間に第１及び第２電気経路を含む。第１電気経路内に第１ＰＦＥＴが配設され、且つ、第２電気経路内にＢＪＴ（Bipolar Junction Transistor）が配設される。第１ＰＦＥＴは、入力端子における低レベル信号を出力端子における高レベル信号に変換するように構成され、且つ、ＢＪＴは、入力端子における高レベル信号を出力端子における低レベル信号に変換するように構成される。第２ＰＦＥＴは、過剰な電流をＢＪＴから抜き取る経路を提供するように構成される。又、耐放射線型インバータは、第２電気経路内に配置された電流制限ＰＦＥＴをも含む。 （もっと読む）

【課題】安定したスイッチング特性を有するスイッチング回路を提供する。
【解決手段】コレクタが定電流源１１を介して電源Ｖｃｃに接続され、エミッタが基準電位ＧＮＤに接続されたトランジスタ１２と、コレクタの電位に基づき、トランジスタ１２のゲートに信号を出力してオンとオフを切換え、オフからオンに切り換えるときには、入力電圧Ｖｉｎがトランジスタ１２の閾値電圧Ｖｔｈより高い第１の電圧Ｖ１のときにトランジスタ１２を切換え、オンからオフに切り換えるときには、入力電圧Ｖｉｎがトランジスタ１２の閾値電圧Ｖｔｈより低い第２の電圧Ｖ２のときにトランジスタ１２を切換えるドライブ手段とを具備する。 （もっと読む）

【課題】回路中の全ノードに付加した評価素子で、電流の有無からノードの電圧差異を評価してハイ・インピーダンスのノードを検出する。
【解決手段】シミュレーション対象回路のネットリスト３１を読み込み（工程３１）。全ノードと基準ノード間にインピーダンス評価素子を追加し（工程３２）、定数値を設定後に（工程３３）、電圧，電流の解を導出し（工程３４）、基本解３３を保存する（工程３５）。ノードを１つ選択して（工程３６）、インピーダンス評価素子の定数値を回路に電流または電圧バイアスがかかるように設定し（工程３８）、電圧，電流の解を導出して検証解３５を得る（工程３９）。求めた検証解３５と基本解３３とを比較し（工程４２）、その差異を検証する（工程４３）。差異ありと（工程４３のＹｅｓ）判定のノード情報をレポート３６として出力する（工程４４）。これを繰り返して（工程４５）、ハイ・インピーダンスのノードを検出する。 （もっと読む）

【課題】チップ面積の増大がなく低消費電力でありながら高速動作が可能なレベル変換回路を提供する。
【解決手段】駆動電流増加のためのトランジスタとＨＩＧＨレベルからＬＯＷレベルへの遷移時間を短縮するためのＧＮＤ端子へ接続された抵抗と蓄積された電荷を放電させるためのＧＮＤに接続された抵抗とＨＩＧＨレベルからＬＯＷレベルへの遷移時に微分的に蓄積電荷を放電させる容量からなる構成によりチップ面積の増大がなく低消費電力でありながら高速動作が可能となる。 （もっと読む）

注入電流を制御及び／又は阻止する回路配置及び方法を更に発展させるために、前記方法は、少なくとも１つのトランジスタ手段を少なくとも１つの電圧信号及び／又は電流信号の信号レベルに応じて少なくとも１つのイネーブル状態と少なくとも１つのディセーブル状態との間でスイッチングさせ、前記トランジスタ手段のイネーブル状態において、少なくとも１つのアナログ及び／又はディジタル信号を、少なくとも１つの第１ピンから少なくとも１つの第２ピンへ少なくとも１つの導電チャネルを介して、前記導電チャネル上の不所望な電流信号及び／又は不所望な電圧信号による妨害が最小になるように伝送するため、特に回路配置内でＭＯＳ効果並びにバイポーラ効果を防止するために、
前記トランジスタ手段がそのディセーブル状態において少なくとも１つの不所望な信号が供給されることにより導通し始めるのを阻止すること、及び
前記トランジスタ手段が前記導電チャネルの少なくとも１つの第１部分と前記導電チャネルの少なくとも１つの第２部分との間に配置されている場合に、少なくとも１つの不所望な電流ピークが前記導電チャネルの少なくとも１つの第１部分から前記導電チャネルの少なくとも１つの第２部分へ伝送されるのを阻止することを提案する。
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【課題】動作電圧オーバヘッドが小さい温度補償低電圧基準回路を実現する。
【解決手段】２つの相互接続トランジスタのドレインのドレイン電圧変化の最小化、および出力電流または出力電圧の温度係数を調整するための電流コンベヤの組込みを始めとするいくつかの方法で達成される。一実施形態では、短チャネル効果による電圧差を小さくするための電圧調整回路が電圧基準回路に使用されている。これらの電圧差を小さくすることによってオーバヘッド電圧をより小さくすることができる。第２の実施形態では、より理想的な特性を有するバイポーラ接合型トランジスタ（ＢＪＴ）を使用した電圧基準回路内の回路ノードを調整することによってこれらの電圧差を小さくしている。これらの２つの実施形態では、電圧基準回路は、バンドギャップ型基準回路であっても、あるいはサブバンドギャップ型基準回路であってもよい。 （もっと読む）

回路の電源バス（４２）又は接地バス（４４）に沿って配置された電流制限器（４６、４８）を含むＣＭＯＳ回路（４０）が提供される。電流制限器（４６、４８）は、ＣＭＯＳ回路（４０）のラッチアップを阻止するように構成される。より具体的には、電流制限器（４６、４８）は、寄生ｐｎｐｎダイオード構造体の接合を逆バイアスに維持するように構成される。回路の電源バスに沿って配置された電流制限器を含まない第１のＣＭＯＳ回路内に配置されたｐｎｐｎダイオードの電流−電圧プロットを生成する段階を含む方法も提供される。更に、本方法は、第２のＣＭＯＳ回路を通る電流が保持電流レベルを超えないように、電流−電圧プロットから保持電流レベルを求めて、第１のＣＭＯＳ回路と同様の設計仕様を有する第２のＣＭＯＳ回路の電源バスに沿って配置するように電流制限器の大きさを定める段階とを含む。 （もっと読む）

【目的】本発明の目的は、バイポーラとＣＭＯＳを組合わせた、高速、低消費電力のノンインバータ型の複合バッファ回路を提供することにある。
【構成】２つのｎｐｎトランジスタの、コレクタ・エミッタ経路を直列接続し、一方（上側）のｎｐｎトランジスタのベースは入力端子に直流的に接続する。また、他方（下側）のｎｐｎトランジスタの前段に、ソース接地形のＭＯＳ回路を設ける。
【効果】ｎｐｎトランジスタの前段に、低速なソースフォロワ回路を用いない。このため、高速、低消費電力のノンインバータ形バッファ回路が得られる。 （もっと読む）