【課題】遅延値が、電源電圧、抵抗値及び容量値のバラツキの影響を受けない遅延回路を提供する。
【解決手段】遅延回路１０は、参照電圧Ｖ_ＤＤ／２を定電流Ｉｃｋに変換する抵抗を有する定電流源１５と、定電流Ｉｃｋが流される負荷容量Ｃｌとを備える遅延回路において、上記抵抗がスイッチトキャパシタ等価抵抗Ｒｅｑである。上記構成によれば、定電流源１５は、スイッチトキャパシタ等価抵抗Ｒｅｑにより、電源電圧Ｖ_ＤＤに基づき生成されて定電流源１５に入力される参照電圧Ｖ_ＤＤ／２を定電流Ｉｃｋに変換し、負荷容量Ｃｌに出力する。これにより、遅延回路１０の遅延値は、電源電圧Ｖ_ＤＤ、遅延回路１０が有する抵抗の抵抗値、及び遅延回路１０が有する容量の容量値のバラツキの影響を受けない遅延回路を提供することが可能となる。 （もっと読む）

【課題】複数の単位遅延素子から構成される可変遅延回路を用いてストローブ信号を遅延させるものであって、チップ毎の単位遅延時間のばらつきによらず、全単位遅延素子の動作テストを短時間で行うことができる遅延制御回路の提供。
【解決手段】遅延制御回路１は、基準クロック信号を遅延させる基準可変遅延回路３と、ストローブ信号を遅延させるストローブ可変遅延回路１７と、同一構成である上記可変遅延回路３，１７にテスト用遅延時間を設定するテスト用遅延制御回路９と、を備える。両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。また、テストの際、テスト用遅延制御回路９は、合計遅延時間を一定にしたまま、テスト用遅延時間の一方を増加させ他方を減少させてゆく。 （もっと読む）

【課題】遅延時間がより正確で、回路面積が低減される遅延回路を提供する。
【解決手段】遅延回路は、抵抗素子３と容量素子４と接続配線６とを具備する。接続配線６は、基板１０上方の第１ポリシリコン層１３ａと、抵抗素子３と容量素子４とを接続し第１ポリシリコン層１３ａ上の第１シリサイド層１４ａとを備える。容量素子４は、半導体基板１０の表面領域の拡散層１２ｂと、拡散層１２ｂ上のゲート絶縁層１５ｂと、ゲート絶縁層１５ｂ上の第２ポリシリコン層１３ｂと、第２ポリシリコン層１３ｂ上の第２シリサイド層１４ｂとを備える。抵抗素子３は、半導体基板１０の上方の第３ポリシリコン層１３ｃを備える。第１、第２、第３ポリシリコン層１３ａ、１３ｂ、１３ｃは一体に設けられる。第１、第２シリサイド層１４ａ、１４ｂは一体に設けられる。 （もっと読む）

【課題】ＰＶＴ変動による遅延制御回路の遅延量変動を正しく補正する。
【解決手段】互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２に同時に入力されたパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３による検出結果に基づいて選択信号ＳＥＬを生成する設定回路１２４とを備える。選択信号ＳＥＬは、基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路１３０に供給され、その遅延量は選択信号ＳＥＬによって調整される。これにより、ＰＶＴ変動を見越して遅延制御回路の遅延量を大きく設計しておく必要がなくなるため、パフォーマンスの低下を防止することが可能となる。 （もっと読む）

【課題】低クロック周波数のディジタル回路により高Ｓ／Ｎが確保できるＰＷＭパルス生成装置を提供すること。
【解決手段】アナログの振幅変換信号Ｍをアナログ・ディジタル変換器１１によりディジタル信号に変換し、パルス変換部１３でパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、ディジタル信号により遅延時間が制御されるアナログ遅延器２０を設け、ディジタルのパルスに更にディジタルの分解能の０／１６〜１５／１６の遅延時間が付加されるようにして、パルスの分解能を１６倍に細かくでき、１／１６の周波数のクロックで同等の分解能が確保できるようにし、このとき変換テーブル１４を設け、アナログ遅延器２０を構成している回路素子の特性バラツキが補正されるようにしたもの。 （もっと読む）

【課題】製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動を抑制することが可能な遅延回路を提供する。
【解決手段】容量素子Ｍ５〜Ｍ８は、インバータバッファ１１〜１４のそれぞれの出力端子と接続されている。Ｖｔ依存電圧発生部２は、自己の有するＭＯＳトランジスタの閾値電圧Ｖｔｎに応じた電圧を、容量素子Ｍ５〜Ｍ８が有するＭＯＳトランジスタの基板に印加する。 （もっと読む）

【課題】クロックのパルス幅が狭い場合、及び広い場合において、合成回路の誤動作を回避し、動作周波数の高速化に対応可能とするＤＬＬの提供。
【解決手段】外部クロック（ＣＫ）の第１遷移（Ｒｉｓｅ）に対応して互いに異なる遅延時間の信号を出力し、ＣＫの第２の遷移（Ｆａｌｌ）に対応して互いに異なる遅延時間の信号を出力する第１の可変遅延回路２０と、第１の可変遅延回路からの信号をそれぞれ受ける第２の可変遅延回路１０Ｒ、１０Ｆからの出力信号を合成して出力する第１の合成回路３０とを備え、第２の可変遅延回路は第１の可変遅延回路からの信号からワンショットパルスを生成するワンショットパルス生成回路と、リセット端子を備えるラッチ回路と、ラッチ回路のセット出力の遷移エッジを受け、所定の比率で合成した信号を出力する第２の合成回路と、を備え、第２の合成回路の出力がラッチ回路のリセット端子に入力される。 （もっと読む）

【課題】高精度な同期特性を有するＤＬＬ回路を提供する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。 （もっと読む）

【課題】リセット動作に要する時間を短縮でき、リセット動作時に発生する雑音を抑制し、高速な繰り返しの入力信号に対応でき、高集積化、低消費電力化できるランプ波形発生方式の遅延回路を提供する。
【解決手段】ランプ波形を発生する遅延発生容量と、一端が第１の初期電圧源に接続され他端が遅延発生容量の他端に接続の第１のスイッチと、一端が第２の初期電圧源に接続され他端が遅延発生容量の他端に接続の第２のスイッチと、一端がチャージ電流源に接続され他端が遅延発生容量の他端に接続の第３のスイッチと、一端がディスチャージ電流源に接続され他端が遅延発生容量の他端に接続の第４のスイッチと、第１のコンパレータと、入力に第１のコンパレータの出力が接続される第１のワンショットと、第２のコンパレータと、入力に第２のコンパレータの出力が接続される第２のワンショットと、遅延出力信号を出力する論理和ゲートとを備える。 （もっと読む）

【課題】入力信号を基にディレイパルスを発生させる場合に、ディレイパルスのパルス幅の温度依存性を低減できるディレイパルス発生回路を提供する。
【解決手段】ディレイを発生させる温度補償ディレイ回路を、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とで構成されるインバータと、インバータの出力端に一端が接続されると共に、他端に第１のバイアス信号ＰＢＩＡＳが印加されるキャパシタ素子Ｃ１１と、インバータの出力端に一端が接続されると共に、他端に第２のバイアス信号ＮＢＩＡＳが印加されるキャパシタ素子Ｃ１２とで構成する。そして、第１のバイアス信号ＰＢＩＡＳの電圧を動作温度の低下に応じて増加させ、第２のバイアス信号ＮＢＩＡＳの電圧を動作温度の低下に応じて減少させることにより、動作温度の変化によるディレイ時間の変動を低減する。 （もっと読む）