【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

【課題】簡単な回路または簡単な処理によりスキュー調整する。
【解決手段】集積回路３は、入力された外クロック信号を遅延させた内クロック信号を出力するクロック遅延回路４３と、入力されたデータ信号を内クロック信号によりラッチするラッチ回路４５と、クロック遅延回路４３に対して、外クロック信号に対する内クロック信号の遅延量として、複数の遅延量を設定する遅延量設定回路５８と、複数の遅延量それぞれの設定の下でのラッチ回路４５の出力信号を判定するラッチ判定回路５２と、ラッチ判定回路５２による複数の遅延量それぞれについての複数の判定値を記憶する記憶部５３と、記憶部５３に記憶された複数の判定値とクロック遅延回路４３に設定した複数の遅延量との関係から、クロック遅延回路４３による内クロック信号の遅延量を取得する遅延量取得部とを有する。 （もっと読む）

【課題】本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない２端子自己タイミング遅延素子を提供する。
【解決手段】本発明に係る自己タイミング遅延素子は、内部クロック信号を発生させるリング発振器（ring oscillator）、および前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。 （もっと読む）

【課題】ＬＰＦ出力の変化に対するロック周波数の変化量のゲイン設定のばらつきの抑制でジッタ精度をより向上できるＤＬＬ回路の提供。
【解決手段】遅延クロックを生成する遅延回路１０１と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路１０と、位相差信号対応の位相差電圧を出力するチャージポンプ回路２０と、チャージポンプ回路出力の高周波成分を除去するローパスフィルタ回路３０と、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧−電流変換回路４０及び基準電圧Ｖｒｅｆを電流に変換する第２電圧−電流変換回路５０を含み、第１電圧−電流変換回路の出力電流から第２電圧−電流変換回路の出力電流を減算した結果を変換した電圧とオフセット電流Ｉｄを変換した電圧とを含み、位相差電圧が基準電圧より小の場合、オフセット電流を変換した電圧を制御電圧Ｖｃｏｎｔとして遅延回路に出力する遅延制御回路１０２と、を備える。 （もっと読む）

【課題】簡単かつ小型な構成で、微小な遅延時間を高精度かつ広い可変遅延幅で連続的に設定する。
【解決手段】微動部および粗動部を遅延回路部として少なくとも２組と、各遅延回路部の切り替えを行う選択回路とを備えた可変遅延回路において、第１の遅延回路部の第１の微動部の遅延時間が最大値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最小値に設定し、第１の遅延回路部の第１の微動部の遅延時間が最小値に設定される前に、第２の遅延回路部の第２の微動部の遅延時間を最大値に設定し、第１の遅延回路部と第２の遅延回路部の遅延時間が等しくなるように第２の遅延回路部の第２の粗動部の遅延時間を設定した後に、選択回路によって第１の遅延回路部から第２の遅延回路部に切り替える構成である。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】トランジスタのしきい値と電流量のみに依存するディレイ発生回路、ディレイ発生回路を使った定電流源を提供する。
【解決手段】制御電圧をゲート端子から入力し、基準電流を発生するＰＭＯＳトランジスタ（ＰＭＯＳＴｒ）１０４ａ、ＰＭＯＳＴｒ１０４のドレインにかかる電圧を保持するＰＭＯＳＴｒ１０５ｈ及びオペアンプ１０６、ＰＭＯＳＴｒ１０４ａに基準電流と同じ電流Ｉｓを供給するＰＭＯＳＴｒ１０５ａ、ＰＭＯＳＴｒ１０５ａに流れる電流の比例電流を各々が発生する複数のＰＭＯＳＴｒ１０５ｂ〜１０５ｇ、ＰＭＯＳＴｒ１０５ｂ〜１０５ｇとオープンドレイン接続されるＮＭＯＳＴｒ１０４ｂ〜１０４ｇを設け、ＮＭＯＳＴｒ１０４ｂ〜１０４ｇを多段に接続し、ＮＭＯＳＴｒ１０４ｂのゲート端子にはクロック信号を入力させ、２以上の偶数番目のＮトランジスタのドレインから遅延信号を出力させる。 （もっと読む）

【課題】チップ面積を増大させることなく、低消費電流で安定した動作周波数を実現する。
【解決手段】発振回路は、電圧発生回路、ランプ電圧発生回路、及びアンプ回路を有する第１及び第２の遅延回路と、第１及び第２の遅延回路からの遅延信号が入力されるフリップフロップ回路とを備える。電圧発生回路は、電源線に接続された第１の電流源と、この第１の電流源及び接地線間にカスケード接続された第１及び第２のＥＭＯＳトランジスタと、ドレインが電源線、ゲートが第１のＥＭＯＳトランジスタにそれぞれ接続されたＤＭＯＳトランジスタと、このＤＭＯＳトランジスタ及び接地線間にカスケード接続され、それぞれ第１及び第２のＥＭＯＳトランジスタにゲートが共通接続された第３及び第４のＥＭＯＳトランジスタとを含み、ＤＭＯＳトランジスタのソースから出力電圧を出力することを特徴とする。 （もっと読む）

【課題】回路規模を抑制する遅延発生装置及びＩＣテスタを実現することを目的にする。
【解決手段】本発明は、基準クロックによりカウントを行うカウンタと、このカウンタのカウント値と遅延データとを加算する加算器と、遅延トリガ信号と基準クロックとを入力し、論理積を行う論理積回路と、この論理積回路の出力を書き込みクロックとして、加算器の出力を入力するＦＩＦＯと、このＦＩＦＯの出力とカウンタの出力とを入力し、一致を検出し、遅延信号を出力すると共に、この遅延信号をＦＩＦＯの読み出しクロックとする一致検出回路とを備えたことを特徴とするものである。 （もっと読む）