発振回路
【課題】チップ面積を増大させることなく、低消費電流で安定した動作周波数を実現する。
【解決手段】発振回路は、電圧発生回路、ランプ電圧発生回路、及びアンプ回路を有する第１及び第２の遅延回路と、第１及び第２の遅延回路からの遅延信号が入力されるフリップフロップ回路とを備える。電圧発生回路は、電源線に接続された第１の電流源と、この第１の電流源及び接地線間にカスケード接続された第１及び第２のＥＭＯＳトランジスタと、ドレインが電源線、ゲートが第１のＥＭＯＳトランジスタにそれぞれ接続されたＤＭＯＳトランジスタと、このＤＭＯＳトランジスタ及び接地線間にカスケード接続され、それぞれ第１及び第２のＥＭＯＳトランジスタにゲートが共通接続された第３及び第４のＥＭＯＳトランジスタとを含み、ＤＭＯＳトランジスタのソースから出力電圧を出力することを特徴とする。
【解決手段】発振回路は、電圧発生回路、ランプ電圧発生回路、及びアンプ回路を有する第１及び第２の遅延回路と、第１及び第２の遅延回路からの遅延信号が入力されるフリップフロップ回路とを備える。電圧発生回路は、電源線に接続された第１の電流源と、この第１の電流源及び接地線間にカスケード接続された第１及び第２のＥＭＯＳトランジスタと、ドレインが電源線、ゲートが第１のＥＭＯＳトランジスタにそれぞれ接続されたＤＭＯＳトランジスタと、このＤＭＯＳトランジスタ及び接地線間にカスケード接続され、それぞれ第１及び第２のＥＭＯＳトランジスタにゲートが共通接続された第３及び第４のＥＭＯＳトランジスタとを含み、ＤＭＯＳトランジスタのソースから出力電圧を出力することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関し、特に、低電圧低電力デバイスで用いるのに好適な発振回路に関する。
【背景技術】
【０００２】
従来、発振回路が備える遅延回路として、定電流源と、この定電流源からの電流をチャージするコンデンサと、このコンデンサの電圧と所定の基準電圧を比較する比較器とにより構成されているものがある。しかし、この遅延回路は、差動アンプを比較器として用いるもので、比較器の応答速度を向上させるためにはより大きな電流を流す必要がある。つまり、発振回路全体の消費電流が増大するため、ノギス、マイクロメータ等の低電圧低電力デバイスには適さなかった。
【０００３】
この問題を解決するため、比較器としてシングルエンドのトランジスタ比較器を用いた遅延回路が提案されている（特許文献１）。
【０００４】
この遅延回路は、ランプ信号を発生させる定電流源が抵抗を介して電源電圧に連動するようになっているので、電源電圧変動や温度変動に左右されず、低電力での動作が可能であるという利点がある。
【０００５】
しかし、この遅延回路の遅延時間は、抵抗とコンデンサの積に比例するため、低電力で大きな遅延時間を得るためには、抵抗あるいはコンデンサの値を大きくする必要があり、集積回路に内蔵する場合にチップコストが増大することが問題となる（特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７９４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ面積を増大させることなく、低消費電流で安定した動作周波数を実現する発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの態様において、発振回路は、電圧発生回路、この電圧発生回路から供給された電圧からランプ電圧を生成するランプ電圧発生回路、このランプ電圧に基づいて遅延信号を生成するアンプ回路とからなる第１及び第２の遅延回路と、前記第１及び第２の遅延回路からの遅延信号が入力されるフリップフロップ回路とを備える。前記電圧発生回路は、電源線に接続された第１の電流源、この第１の電流源及び接地線間にカスケード接続された第１及び第２のエンハンスメント形ＭＯＳ（ＥＭＯＳ）トランジスタ、ドレインが電源線、ゲートが前記第１のＥＭＯＳトランジスタに接続されたデプレッション形ＭＯＳ（ＤＭＯＳ）トランジスタ、このＤＭＯＳトランジスタ及び接地線間にカスケード接続され、それぞれ前記第１及び第２のＥＭＯＳトランジスタにゲートが共通接続された第３及び第４のＥＭＯＳトランジスタからなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、チップ面積を増大させることなく、低消費電流で安定した動作周波数を実現する発振回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る発振回路を示すブロック図である。
【図２】同発振回路の第１の遅延回路を示す回路図である。
【図３】同発振回路の第１の遅延回路の動作波形図である。
【図４】第２の実施形態に係る発振回路を示すブロック図である。
【図５】従来の比較器を備えた遅延回路を示す回路図である。
【図６】図５の遅延回路の動作波形図である。
【図７】従来の比較器を備えた遅延回路を示す回路図である。
【図８】図７の遅延回路の動作波形図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照してこの発明の好ましい実施の形態について説明する。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る発振回路を示すブロック図である。
【００１３】
この発振回路は、第１及び第２の遅延回路１００ａ及び１００ｂと、これら遅延回路１００ａ、１００ｂが出力する遅延信号ＯＵＴＤ１、ＯＵＴＤ２をそれぞれセット端子Ｓ、リセット端子Ｒに受けるＲＳフリップフロップ回路２００とからなる。このＲＳフリップフロップ回路２００の出力Ｑは、第１の遅延回路１００ａにフィードバックされる。同様に、出力／Ｑ（／は、図中の上付き傍線）は、第２の遅延回路１００ｂにフィードバックされる。
【００１４】
図２は、第１の遅延回路１００ａを示す回路図である。
【００１５】
この遅延回路１００ａは、電圧発生回路１１０、この電圧発生回路から供給される電圧からランプ電圧Ｖｒａｍｐを生成するランプ電圧発生回路１２０、及びこのランプ電圧Ｖｒａｍｐと所定の基準電圧Ｖｒを比較し、遅延信号ＯＵＴＤ１を生成するアンプ回路１３０とからなる。
【００１６】
電圧発生回路１１０は、電源電圧Ｖｄｄの電源線に接続された第１の電流源１１１と、この第１の電流源１１１及び接地線間に接続され、カスケード接続された第１、第２のエンハンスメント形のＭＯＳ（以下、ＥＭＯＳと呼ぶ）トランジスタ１１２、１１３とを有する。また、電源線及び接地線間に接続されており、カスケード接続されたデプレッション形のＭＯＳ（以下、ＤＭＯＳと呼ぶ）トランジスタ１１４と、第３、第４のＥＭＯＳトランジスタ１１５、１１６とを有する。このうちＭＯＳトランジスタ１１２、１１４、及び１１５のゲートは共通接続されている。また、ＥＭＯＳトランジスタ１１２、１１３間のノードと、ＥＭＯＳトランジスタ１１３、１１６のゲートとは共通接続されている。なお、この接続によりＥＭＯＳトランジスタ１１３及び１１６はカレントミラー回路を構成する。この構成の電圧発生回路１１０において、ＭＯＳトランジスタ１１４及び１１５間のノードＮには、ランプ電圧発生回路１２０に供給される電圧が生じる。
【００１７】
ランプ電圧発生回路１２０は、電圧発生回路１１０のノードＮに接続されたスイッチ手段であるスイッチ１２１を有する。このスイッチ１２１は、図１に示すＲＳフリップフロップ回路２００の出力Ｑ（制御信号／ＲＳＴ）によりオンオフ制御される。さらに、このランプ電圧発生回路１２０は、このスイッチ１２１及び接地線間に並列接続された第２の電流源１２２とコンデンサ１２３とを有する。この構成のランプ電圧発生回路１２０において、スイッチ１２１、第２の電流源１２２、及びコンデンサ１２３間のノードにはランプ電圧Ｖｒａｍｐが生じる。
【００１８】
アンプ回路１３０は、電源電圧Ｖｄｄの電源線に接続された第３の電流源１３０を有する。さらに、この第３の電流源１３０及び接地線間に接続された第５のＥＭＯＳトランジスタ１３２を有する。この第５のＥＭＯＳトランジスタ１３２は、ランプ電圧発生回路１２０から出力されるランプ電圧Ｖｒａｍｐにより制御される。また、第５のＥＭＯＳトランジスタ１３２は、第２のＥＭＯＳトランジスタと同じ特性を有している。この構成のアンプ回路１３０において、第３の電流源１３１及びＥＭＯＳトランジスタ１３２間のノードから遅延信号ＯＵＴＤ１（Ｖｏｕｔ）が出力される。
【００１９】
次に、この遅延回路１００ａの動作について説明する。
【００２０】
図３は、遅延回路１００ａの動作波形図である。
【００２１】
この遅延回路１００ａは、定常時、スイッチ１２１がオン状態になっている（時刻Ｔ０）。この場合、ランプ電圧Ｖｒａｍｐは、ＤＭＯＳトランジスタ１１４及びＥＭＯＳトランジスタ１１５間のノードＮの電圧Ｖｎと同じレベルになる。
【００２２】
ここで、ノードＮの電圧Ｖｎは、ＥＭＯＳトランジスタ１１２、１１３のスレッショルド電圧をＶｔ２、Ｖｔ、ＤＭＯＳトランジスタのスレッショルド電圧をＶｔｄとすると、Ｖｔ＋Ｖｔ２−Ｖｔｄで表すことができる。したがって、ＥＭＯＳトランジスタ１１２、１１３間のノードに対するノードＮの電圧ＶｒはＶｔ２−Ｖｔｄとなる。ここで、ＥＭＯＳトランジスタ及びＤＭＯＳトランジスタのドレイン電流−電圧特性の違いから、第１の電流源１１１に流れる電流、つまりノードＮに流れる電流を変更した場合であっても、電圧Ｖｒはほぼ一定となる。
【００２３】
以上から、定常時において、ランプ電圧Ｖｒａｍｐは第５のＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔより大きいため、ＥＭＯＳトランジスタ１３２はオン状態になり、結果として、遅延信号ＯＵＴＤ１は、“Ｌ”となる。
【００２４】
続いて、ＲＳフリップフロップ回路２００からのフィードバック信号／ＲＳＴによりスイッチ１２１がオフになったとする（時刻Ｔ１）。この場合、電圧発生回路１１０のノードＮとコンデンサ１２３が切断されるため、第２の電流源１２２により、コンデンサ１２３の電荷が放電される。その結果、ランプ電圧Ｖｒａｍｐは、徐々に低下し、ＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔよりも小さくなる（時刻Ｔ２）。この時点で、ＥＭＯＳトランジスタ１３２はオフになり、結果として、遅延信号ＯＵＴＤ１は、“Ｈ”となる。
【００２５】
なお、コンデンサ１２３の電荷が放電された状態で、再びスイッチ１２１がオンされた場合、コンデンサ１２３に対する充電電流が生じるため、ＤＭＯＳトランジスタ１１４を流れる電流が大きくなる。この場合、電圧Ｖｒは変動することになる。しかし、コンデンサ１２３に電荷が十分に蓄積された場合、コンデンサ１２３に流れる充電電流が無くなるため、電圧Ｖｒは、Ｖｔ２−Ｖｔｄに収束することになる。この点、発振回路の設計に際しては、この応答時間を考慮する必要がある。しかし、電圧発生回路１１０のノードＮは、ＤＭＯＳトランジスタ１１４のソースであり、ソースフォロアとなっている。そのため、比較的インピーダンスが低く、コンデンサ１２３をチャージする時間は短くなる。
【００２６】
以上のように、この構成の遅延回路１００によれば、遅延時間Ｔｄ、つまりスイッチ１２１をオフしてから遅延信号ＯＵＴＤ１が“Ｈ”になるまでの時間は、電圧Ｖｒと、コンデンサ１２３の放電の速さにより決まる。
【００２７】
ここで、参考までに、比較例となる遅延回路について説明する。
【００２８】
図５は、従来技術に係る遅延回路の回路図である。また、図６は、図５に示す遅延回路の動作波形図である。
【００２９】
この遅延回路３００は、電源電圧Ｖｄｄの電源線に接続された定電流源３０１と、この定電流源３０１及び接地線間に並列接続されたスイッチ３０２及びコンデンサ３０３とを有する。また、正の入力端子が定電流源３０１、スイッチ３０２、及びコンデンサ３０３間のノードに接続され、負の入力端子に比較電圧Ｖｒの電源３０４が接続された比較器３０５を有する。
【００３０】
この構成による遅延回路３００は、定常時（図６の時刻Ｔ０）、スイッチ３０２がオン状態であるため、コンデンサＣには電荷が蓄積されていない。したがって、ランプ電圧Ｖｒａｍｐは接地電圧であり、比較器３０５の出力Ｖｏｕｔは“Ｌ”になる。この状態で、スイッチ３０２をオフすると（図６の時刻Ｔ１）、定電流源３０１を流れる電流ｉにより、コンデンサＣに電荷が蓄積され、ランプ電圧Ｖｒａｍｐが上昇していく。やがて、このランプ電圧Ｖｒａｍｐが、比較電圧Ｖｒを超えると（図６の時刻Ｔ２）、比較器３０５の出力は“Ｈ”になる。なお、遅延回路３００の遅延時間Ｔｄ、つまり、スイッチ３０２をオフしてから、比較器３０５の出力が“Ｈ”になるまでの時間は、Ｔｄ＝Ｃ×Ｖｒ／ｉとなる。
【００３１】
この遅延回路３００は差動アンプ構成の比較器３０５を要する。この場合、比較器３０５の応答速度を向上させるには、大きな電流を流す必要があるため、発振回路としての消費電流が増大してしまう。この点において、遅延回路３００を用いた発振回路は、低電圧低電力デバイスへの適用に不都合である。
【００３２】
さらに別の比較例となる先行技術に係る遅延回路の説明をする。
【００３３】
図７は、先行技術に係る遅延回路の回路図である。また、図８は、図７に示す遅延回路の動作波形図である。
【００３４】
この遅延回路４００は、抵抗４０１を介して電源電圧Ｖｄｄの電源線に接続されるカレントミラー回路４０２を有する。また、電源線及び接地線間には直列接続されたスイッチ４０３及びコンデンサ４０４を有する。スイッチ４０３及びコンデンサ４０４間のノードにはカレントミラー回路４０３の出力ＯＵＴが接続されている。さらに、シングルエンド形の比較器４０６があり、この比較器４０６の正及び負の入力端子には、それぞれカレントミラー回路４０２の出力ＯＵＴ及び基準電圧Ｖｒの電源が接続されている。
【００３５】
この構成による遅延回路４００は、定常時（図８の時刻Ｔ０）、スイッチ４０３がオン状態であるため、ランプ電圧Ｖｒａｍｐは、電源電圧Ｖｄｄと同じレベルになっている。したがって、比較器４０６の出力Ｖｏｕｔは“Ｈ”になる。この状態で、スイッチがオフされると（図８の時刻Ｔ１）、コンデンサ４０４の電荷が放電され、ランプ電圧Ｖｒａｍｐは徐々に低下する。やがて、基準電圧Ｖｒより低くなると、比較器４０６の出力は“Ｌ”になる。
【００３６】
この遅延回路４００の構成によれば、シングルエンド型の比較器４０６を使用しているため、図５の遅延回路３００に比べ消費電流を少なくすることができる。なお、遅延時間Ｔｄ、つまり、スイッチ４０３をオフしてから比較器４０３の出力Ｖｏｕｔが“Ｌ”になるまでの時間は、抵抗４０１の抵抗値をＲ、コンデンサ４０４の容量をＣ、カレントミラー回路４０２のカレントミラー比をｋとすると、Ｔｄ≒（Ｒ×Ｃ）／ｋで表すことができる。
【００３７】
この遅延回路４００によれば、シングルエンド形の比較器を用いることができるため消費電流の増大を抑制することができる。また、遅延時間が、抵抗値、容量、及びカレントミラー比だけに依存するため、電源電圧や基準電圧の変動に影響されない。
【００３８】
しかし、大きな遅延時間を得るためには、抵抗値あるいは容量を大きくする必要があり、チップ面積の増大、ひいては、生産コストの増大につながる。また、抵抗値あるいは容量には生産の際のばらつきが生じるためトリミング作業などを要する点も問題である。
【００３９】
その点、本実施形態の遅延回路１００ａの場合、比較器に相当するアンプ回路１３０は、シングルエンド形となっており、図７の遅延回路４００と同様に消費電流を抑えることができる。また、遅延回路４００のように抵抗値や容量を大きくする必要がなく、これによるコスト増大も生じない。さらに、ＥＭＯＳトランジスタ及びＤＭＯＳトランジスタのドレイン電流−電圧特性差を利用して遅延時間を生成しているため電源電圧の変動に影響されない一定の遅延時間を確保することができる。
【００４０】
なお、第２の発振回路１００ｂについては、第１の発振回路１００ａと同じ構成、動作であるため説明を省略する。
【００４１】
また、消費電流抑制の観点から、アンプ回路１３０にシングルエンド形のトランジスタ比較器を用いているが、遅延回路３００と同様に、差動アンプを用いることもできる。
【００４２】
次に、以上のように構成された本実施形態に係る発振回路の動作を説明する。
【００４３】
先ず、クロック信号ＣＬＫとなるＲＳフリップフロップ回路２００の出力Ｑが“Ｈ”であったとする。この場合、遅延回路１００ａのスイッチ１２１はオン状態であるためランプ電圧ＶｒａｍｐはＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔより高いレベルになる。よって、遅延信号ＯＵＴＤ１は“Ｌ”となる。
【００４４】
一方、遅延回路１００ｂのスイッチ１２１はオフされるため、ランプ電圧Ｖｒａｍｐは、徐々に低下を始め、やがて、遅延信号ＯＵＴＤ２は“Ｈ”になる。
【００４５】
その結果、ＲＳフリップフロップ２００のセット端子Ｓ、リセット端子Ｒには、それぞれ“Ｌ”、“Ｈ”が入力され、出力Ｑ、つまり、クロック信号ＣＬＫは、“Ｌ”になる。
【００４６】
続いて、この出力Ｑが遅延回路１００ａにフィードバックされる。この場合、スイッチ１２１はオフされるためランプ電圧Ｖｒａｍｐは徐々に低下を始め、やがて、遅延信号ＯＵＴＤ１は“Ｈ”になる。
【００４７】
一方、遅延回路１００ｂのスイッチ１２１はオンされるため、ランプ電圧Ｖｒａｍｐは、ＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔより高いレベルになり、遅延信号ＯＵＴＤ２は“Ｌ”になる。
【００４８】
その結果、ＲＳフリップフロップ２００のセット端子Ｓ、リセット端子Ｒには、それぞれ“Ｈ”、“Ｌ”が入力され、出力Ｑ、つまり、クロック信号ＣＬＫは、“Ｈ”になる。
【００４９】
このように、ＲＳフリップフロップの出力Ｑの反転が繰り返され、クロック信号ＣＬＫが生成される。
【００５０】
以上のように、本実施形態によれば、遅延回路の遅延時間が電源電圧の変動に影響されないため、安定した周期のクロック出力を得ることができる。また、シングルエンド形のアンプ回路で構成できるため差動アンプを用いる発振回路より消費電流を小さくすることができる。また、遅延時間の設定において大きな抵抗やコンデンサを必要としないためチップ面積の増大がなく、生産コストの増大を抑制することができる。
【００５１】
［第２の実施形態］
図４は、第２の実施形態に係る発振回路を示すブロック図である。
【００５２】
この発振回路は、第１の実施形態の場合と同様、電圧発生回路１１０、ランプ電圧発生回路１２０ａ、１２０ｂ、及びアンプ回路１３０ａ、１３０ｂからなる２つの遅延回路とＲＳフリップフロップ回路２００とで構成されている。
【００５３】
但し、２つの遅延回路は、第１の実施形態の場合とは異なり、１つの電圧発生回路１１０を共有した構成となっている。
【００５４】
以上、第２の実施形態によれば、１つの電圧発生回路のみ設ければ良いため、第１の実施形態の場合に比べ、さらにチップ面積の増大を抑制することができる。つまり、より低コストに発振回路を提供することができる。
【符号の説明】
【００５５】
１００・・・遅延回路、１１０・・・電圧発生回路、１１１、１２２、１３１・・・電流源、１１２、１１３、１１５、１１６、１３２・・・ＥＭＯＳトランジスタ、１１４・・・ＤＭＯＳトランジスタ、１２０・・・ランプ電圧発生回路、１２１・・・スイッチ、１２３・・・コンデンサ、１３０・・・アンプ回路、３００・・・従来技術に係る遅延回路、３０１・・・定電流源、３０２・・・スイッチ、３０３・・・コンデンサ、３０４・・・基準電圧の電源、
３０５・・・比較器（差動アンプ）、４００・・・先行技術に係る遅延回路、４０１・・・抵抗、４０２・・・カレントミラー回路、４０３・・・スイッチ、４０４・・・コンデンサ、４０５・・・基準電圧の電源、４０６・・・比較器（シングルエンド形）。
【技術分野】
【０００１】
本発明は、発振回路に関し、特に、低電圧低電力デバイスで用いるのに好適な発振回路に関する。
【背景技術】
【０００２】
従来、発振回路が備える遅延回路として、定電流源と、この定電流源からの電流をチャージするコンデンサと、このコンデンサの電圧と所定の基準電圧を比較する比較器とにより構成されているものがある。しかし、この遅延回路は、差動アンプを比較器として用いるもので、比較器の応答速度を向上させるためにはより大きな電流を流す必要がある。つまり、発振回路全体の消費電流が増大するため、ノギス、マイクロメータ等の低電圧低電力デバイスには適さなかった。
【０００３】
この問題を解決するため、比較器としてシングルエンドのトランジスタ比較器を用いた遅延回路が提案されている（特許文献１）。
【０００４】
この遅延回路は、ランプ信号を発生させる定電流源が抵抗を介して電源電圧に連動するようになっているので、電源電圧変動や温度変動に左右されず、低電力での動作が可能であるという利点がある。
【０００５】
しかし、この遅延回路の遅延時間は、抵抗とコンデンサの積に比例するため、低電力で大きな遅延時間を得るためには、抵抗あるいはコンデンサの値を大きくする必要があり、集積回路に内蔵する場合にチップコストが増大することが問題となる（特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７９４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ面積を増大させることなく、低消費電流で安定した動作周波数を実現する発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの態様において、発振回路は、電圧発生回路、この電圧発生回路から供給された電圧からランプ電圧を生成するランプ電圧発生回路、このランプ電圧に基づいて遅延信号を生成するアンプ回路とからなる第１及び第２の遅延回路と、前記第１及び第２の遅延回路からの遅延信号が入力されるフリップフロップ回路とを備える。前記電圧発生回路は、電源線に接続された第１の電流源、この第１の電流源及び接地線間にカスケード接続された第１及び第２のエンハンスメント形ＭＯＳ（ＥＭＯＳ）トランジスタ、ドレインが電源線、ゲートが前記第１のＥＭＯＳトランジスタに接続されたデプレッション形ＭＯＳ（ＤＭＯＳ）トランジスタ、このＤＭＯＳトランジスタ及び接地線間にカスケード接続され、それぞれ前記第１及び第２のＥＭＯＳトランジスタにゲートが共通接続された第３及び第４のＥＭＯＳトランジスタからなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、チップ面積を増大させることなく、低消費電流で安定した動作周波数を実現する発振回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る発振回路を示すブロック図である。
【図２】同発振回路の第１の遅延回路を示す回路図である。
【図３】同発振回路の第１の遅延回路の動作波形図である。
【図４】第２の実施形態に係る発振回路を示すブロック図である。
【図５】従来の比較器を備えた遅延回路を示す回路図である。
【図６】図５の遅延回路の動作波形図である。
【図７】従来の比較器を備えた遅延回路を示す回路図である。
【図８】図７の遅延回路の動作波形図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照してこの発明の好ましい実施の形態について説明する。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る発振回路を示すブロック図である。
【００１３】
この発振回路は、第１及び第２の遅延回路１００ａ及び１００ｂと、これら遅延回路１００ａ、１００ｂが出力する遅延信号ＯＵＴＤ１、ＯＵＴＤ２をそれぞれセット端子Ｓ、リセット端子Ｒに受けるＲＳフリップフロップ回路２００とからなる。このＲＳフリップフロップ回路２００の出力Ｑは、第１の遅延回路１００ａにフィードバックされる。同様に、出力／Ｑ（／は、図中の上付き傍線）は、第２の遅延回路１００ｂにフィードバックされる。
【００１４】
図２は、第１の遅延回路１００ａを示す回路図である。
【００１５】
この遅延回路１００ａは、電圧発生回路１１０、この電圧発生回路から供給される電圧からランプ電圧Ｖｒａｍｐを生成するランプ電圧発生回路１２０、及びこのランプ電圧Ｖｒａｍｐと所定の基準電圧Ｖｒを比較し、遅延信号ＯＵＴＤ１を生成するアンプ回路１３０とからなる。
【００１６】
電圧発生回路１１０は、電源電圧Ｖｄｄの電源線に接続された第１の電流源１１１と、この第１の電流源１１１及び接地線間に接続され、カスケード接続された第１、第２のエンハンスメント形のＭＯＳ（以下、ＥＭＯＳと呼ぶ）トランジスタ１１２、１１３とを有する。また、電源線及び接地線間に接続されており、カスケード接続されたデプレッション形のＭＯＳ（以下、ＤＭＯＳと呼ぶ）トランジスタ１１４と、第３、第４のＥＭＯＳトランジスタ１１５、１１６とを有する。このうちＭＯＳトランジスタ１１２、１１４、及び１１５のゲートは共通接続されている。また、ＥＭＯＳトランジスタ１１２、１１３間のノードと、ＥＭＯＳトランジスタ１１３、１１６のゲートとは共通接続されている。なお、この接続によりＥＭＯＳトランジスタ１１３及び１１６はカレントミラー回路を構成する。この構成の電圧発生回路１１０において、ＭＯＳトランジスタ１１４及び１１５間のノードＮには、ランプ電圧発生回路１２０に供給される電圧が生じる。
【００１７】
ランプ電圧発生回路１２０は、電圧発生回路１１０のノードＮに接続されたスイッチ手段であるスイッチ１２１を有する。このスイッチ１２１は、図１に示すＲＳフリップフロップ回路２００の出力Ｑ（制御信号／ＲＳＴ）によりオンオフ制御される。さらに、このランプ電圧発生回路１２０は、このスイッチ１２１及び接地線間に並列接続された第２の電流源１２２とコンデンサ１２３とを有する。この構成のランプ電圧発生回路１２０において、スイッチ１２１、第２の電流源１２２、及びコンデンサ１２３間のノードにはランプ電圧Ｖｒａｍｐが生じる。
【００１８】
アンプ回路１３０は、電源電圧Ｖｄｄの電源線に接続された第３の電流源１３０を有する。さらに、この第３の電流源１３０及び接地線間に接続された第５のＥＭＯＳトランジスタ１３２を有する。この第５のＥＭＯＳトランジスタ１３２は、ランプ電圧発生回路１２０から出力されるランプ電圧Ｖｒａｍｐにより制御される。また、第５のＥＭＯＳトランジスタ１３２は、第２のＥＭＯＳトランジスタと同じ特性を有している。この構成のアンプ回路１３０において、第３の電流源１３１及びＥＭＯＳトランジスタ１３２間のノードから遅延信号ＯＵＴＤ１（Ｖｏｕｔ）が出力される。
【００１９】
次に、この遅延回路１００ａの動作について説明する。
【００２０】
図３は、遅延回路１００ａの動作波形図である。
【００２１】
この遅延回路１００ａは、定常時、スイッチ１２１がオン状態になっている（時刻Ｔ０）。この場合、ランプ電圧Ｖｒａｍｐは、ＤＭＯＳトランジスタ１１４及びＥＭＯＳトランジスタ１１５間のノードＮの電圧Ｖｎと同じレベルになる。
【００２２】
ここで、ノードＮの電圧Ｖｎは、ＥＭＯＳトランジスタ１１２、１１３のスレッショルド電圧をＶｔ２、Ｖｔ、ＤＭＯＳトランジスタのスレッショルド電圧をＶｔｄとすると、Ｖｔ＋Ｖｔ２−Ｖｔｄで表すことができる。したがって、ＥＭＯＳトランジスタ１１２、１１３間のノードに対するノードＮの電圧ＶｒはＶｔ２−Ｖｔｄとなる。ここで、ＥＭＯＳトランジスタ及びＤＭＯＳトランジスタのドレイン電流−電圧特性の違いから、第１の電流源１１１に流れる電流、つまりノードＮに流れる電流を変更した場合であっても、電圧Ｖｒはほぼ一定となる。
【００２３】
以上から、定常時において、ランプ電圧Ｖｒａｍｐは第５のＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔより大きいため、ＥＭＯＳトランジスタ１３２はオン状態になり、結果として、遅延信号ＯＵＴＤ１は、“Ｌ”となる。
【００２４】
続いて、ＲＳフリップフロップ回路２００からのフィードバック信号／ＲＳＴによりスイッチ１２１がオフになったとする（時刻Ｔ１）。この場合、電圧発生回路１１０のノードＮとコンデンサ１２３が切断されるため、第２の電流源１２２により、コンデンサ１２３の電荷が放電される。その結果、ランプ電圧Ｖｒａｍｐは、徐々に低下し、ＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔよりも小さくなる（時刻Ｔ２）。この時点で、ＥＭＯＳトランジスタ１３２はオフになり、結果として、遅延信号ＯＵＴＤ１は、“Ｈ”となる。
【００２５】
なお、コンデンサ１２３の電荷が放電された状態で、再びスイッチ１２１がオンされた場合、コンデンサ１２３に対する充電電流が生じるため、ＤＭＯＳトランジスタ１１４を流れる電流が大きくなる。この場合、電圧Ｖｒは変動することになる。しかし、コンデンサ１２３に電荷が十分に蓄積された場合、コンデンサ１２３に流れる充電電流が無くなるため、電圧Ｖｒは、Ｖｔ２−Ｖｔｄに収束することになる。この点、発振回路の設計に際しては、この応答時間を考慮する必要がある。しかし、電圧発生回路１１０のノードＮは、ＤＭＯＳトランジスタ１１４のソースであり、ソースフォロアとなっている。そのため、比較的インピーダンスが低く、コンデンサ１２３をチャージする時間は短くなる。
【００２６】
以上のように、この構成の遅延回路１００によれば、遅延時間Ｔｄ、つまりスイッチ１２１をオフしてから遅延信号ＯＵＴＤ１が“Ｈ”になるまでの時間は、電圧Ｖｒと、コンデンサ１２３の放電の速さにより決まる。
【００２７】
ここで、参考までに、比較例となる遅延回路について説明する。
【００２８】
図５は、従来技術に係る遅延回路の回路図である。また、図６は、図５に示す遅延回路の動作波形図である。
【００２９】
この遅延回路３００は、電源電圧Ｖｄｄの電源線に接続された定電流源３０１と、この定電流源３０１及び接地線間に並列接続されたスイッチ３０２及びコンデンサ３０３とを有する。また、正の入力端子が定電流源３０１、スイッチ３０２、及びコンデンサ３０３間のノードに接続され、負の入力端子に比較電圧Ｖｒの電源３０４が接続された比較器３０５を有する。
【００３０】
この構成による遅延回路３００は、定常時（図６の時刻Ｔ０）、スイッチ３０２がオン状態であるため、コンデンサＣには電荷が蓄積されていない。したがって、ランプ電圧Ｖｒａｍｐは接地電圧であり、比較器３０５の出力Ｖｏｕｔは“Ｌ”になる。この状態で、スイッチ３０２をオフすると（図６の時刻Ｔ１）、定電流源３０１を流れる電流ｉにより、コンデンサＣに電荷が蓄積され、ランプ電圧Ｖｒａｍｐが上昇していく。やがて、このランプ電圧Ｖｒａｍｐが、比較電圧Ｖｒを超えると（図６の時刻Ｔ２）、比較器３０５の出力は“Ｈ”になる。なお、遅延回路３００の遅延時間Ｔｄ、つまり、スイッチ３０２をオフしてから、比較器３０５の出力が“Ｈ”になるまでの時間は、Ｔｄ＝Ｃ×Ｖｒ／ｉとなる。
【００３１】
この遅延回路３００は差動アンプ構成の比較器３０５を要する。この場合、比較器３０５の応答速度を向上させるには、大きな電流を流す必要があるため、発振回路としての消費電流が増大してしまう。この点において、遅延回路３００を用いた発振回路は、低電圧低電力デバイスへの適用に不都合である。
【００３２】
さらに別の比較例となる先行技術に係る遅延回路の説明をする。
【００３３】
図７は、先行技術に係る遅延回路の回路図である。また、図８は、図７に示す遅延回路の動作波形図である。
【００３４】
この遅延回路４００は、抵抗４０１を介して電源電圧Ｖｄｄの電源線に接続されるカレントミラー回路４０２を有する。また、電源線及び接地線間には直列接続されたスイッチ４０３及びコンデンサ４０４を有する。スイッチ４０３及びコンデンサ４０４間のノードにはカレントミラー回路４０３の出力ＯＵＴが接続されている。さらに、シングルエンド形の比較器４０６があり、この比較器４０６の正及び負の入力端子には、それぞれカレントミラー回路４０２の出力ＯＵＴ及び基準電圧Ｖｒの電源が接続されている。
【００３５】
この構成による遅延回路４００は、定常時（図８の時刻Ｔ０）、スイッチ４０３がオン状態であるため、ランプ電圧Ｖｒａｍｐは、電源電圧Ｖｄｄと同じレベルになっている。したがって、比較器４０６の出力Ｖｏｕｔは“Ｈ”になる。この状態で、スイッチがオフされると（図８の時刻Ｔ１）、コンデンサ４０４の電荷が放電され、ランプ電圧Ｖｒａｍｐは徐々に低下する。やがて、基準電圧Ｖｒより低くなると、比較器４０６の出力は“Ｌ”になる。
【００３６】
この遅延回路４００の構成によれば、シングルエンド型の比較器４０６を使用しているため、図５の遅延回路３００に比べ消費電流を少なくすることができる。なお、遅延時間Ｔｄ、つまり、スイッチ４０３をオフしてから比較器４０３の出力Ｖｏｕｔが“Ｌ”になるまでの時間は、抵抗４０１の抵抗値をＲ、コンデンサ４０４の容量をＣ、カレントミラー回路４０２のカレントミラー比をｋとすると、Ｔｄ≒（Ｒ×Ｃ）／ｋで表すことができる。
【００３７】
この遅延回路４００によれば、シングルエンド形の比較器を用いることができるため消費電流の増大を抑制することができる。また、遅延時間が、抵抗値、容量、及びカレントミラー比だけに依存するため、電源電圧や基準電圧の変動に影響されない。
【００３８】
しかし、大きな遅延時間を得るためには、抵抗値あるいは容量を大きくする必要があり、チップ面積の増大、ひいては、生産コストの増大につながる。また、抵抗値あるいは容量には生産の際のばらつきが生じるためトリミング作業などを要する点も問題である。
【００３９】
その点、本実施形態の遅延回路１００ａの場合、比較器に相当するアンプ回路１３０は、シングルエンド形となっており、図７の遅延回路４００と同様に消費電流を抑えることができる。また、遅延回路４００のように抵抗値や容量を大きくする必要がなく、これによるコスト増大も生じない。さらに、ＥＭＯＳトランジスタ及びＤＭＯＳトランジスタのドレイン電流−電圧特性差を利用して遅延時間を生成しているため電源電圧の変動に影響されない一定の遅延時間を確保することができる。
【００４０】
なお、第２の発振回路１００ｂについては、第１の発振回路１００ａと同じ構成、動作であるため説明を省略する。
【００４１】
また、消費電流抑制の観点から、アンプ回路１３０にシングルエンド形のトランジスタ比較器を用いているが、遅延回路３００と同様に、差動アンプを用いることもできる。
【００４２】
次に、以上のように構成された本実施形態に係る発振回路の動作を説明する。
【００４３】
先ず、クロック信号ＣＬＫとなるＲＳフリップフロップ回路２００の出力Ｑが“Ｈ”であったとする。この場合、遅延回路１００ａのスイッチ１２１はオン状態であるためランプ電圧ＶｒａｍｐはＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔより高いレベルになる。よって、遅延信号ＯＵＴＤ１は“Ｌ”となる。
【００４４】
一方、遅延回路１００ｂのスイッチ１２１はオフされるため、ランプ電圧Ｖｒａｍｐは、徐々に低下を始め、やがて、遅延信号ＯＵＴＤ２は“Ｈ”になる。
【００４５】
その結果、ＲＳフリップフロップ２００のセット端子Ｓ、リセット端子Ｒには、それぞれ“Ｌ”、“Ｈ”が入力され、出力Ｑ、つまり、クロック信号ＣＬＫは、“Ｌ”になる。
【００４６】
続いて、この出力Ｑが遅延回路１００ａにフィードバックされる。この場合、スイッチ１２１はオフされるためランプ電圧Ｖｒａｍｐは徐々に低下を始め、やがて、遅延信号ＯＵＴＤ１は“Ｈ”になる。
【００４７】
一方、遅延回路１００ｂのスイッチ１２１はオンされるため、ランプ電圧Ｖｒａｍｐは、ＥＭＯＳトランジスタ１３２のスレッショルド電圧Ｖｔより高いレベルになり、遅延信号ＯＵＴＤ２は“Ｌ”になる。
【００４８】
その結果、ＲＳフリップフロップ２００のセット端子Ｓ、リセット端子Ｒには、それぞれ“Ｈ”、“Ｌ”が入力され、出力Ｑ、つまり、クロック信号ＣＬＫは、“Ｈ”になる。
【００４９】
このように、ＲＳフリップフロップの出力Ｑの反転が繰り返され、クロック信号ＣＬＫが生成される。
【００５０】
以上のように、本実施形態によれば、遅延回路の遅延時間が電源電圧の変動に影響されないため、安定した周期のクロック出力を得ることができる。また、シングルエンド形のアンプ回路で構成できるため差動アンプを用いる発振回路より消費電流を小さくすることができる。また、遅延時間の設定において大きな抵抗やコンデンサを必要としないためチップ面積の増大がなく、生産コストの増大を抑制することができる。
【００５１】
［第２の実施形態］
図４は、第２の実施形態に係る発振回路を示すブロック図である。
【００５２】
この発振回路は、第１の実施形態の場合と同様、電圧発生回路１１０、ランプ電圧発生回路１２０ａ、１２０ｂ、及びアンプ回路１３０ａ、１３０ｂからなる２つの遅延回路とＲＳフリップフロップ回路２００とで構成されている。
【００５３】
但し、２つの遅延回路は、第１の実施形態の場合とは異なり、１つの電圧発生回路１１０を共有した構成となっている。
【００５４】
以上、第２の実施形態によれば、１つの電圧発生回路のみ設ければ良いため、第１の実施形態の場合に比べ、さらにチップ面積の増大を抑制することができる。つまり、より低コストに発振回路を提供することができる。
【符号の説明】
【００５５】
１００・・・遅延回路、１１０・・・電圧発生回路、１１１、１２２、１３１・・・電流源、１１２、１１３、１１５、１１６、１３２・・・ＥＭＯＳトランジスタ、１１４・・・ＤＭＯＳトランジスタ、１２０・・・ランプ電圧発生回路、１２１・・・スイッチ、１２３・・・コンデンサ、１３０・・・アンプ回路、３００・・・従来技術に係る遅延回路、３０１・・・定電流源、３０２・・・スイッチ、３０３・・・コンデンサ、３０４・・・基準電圧の電源、
３０５・・・比較器（差動アンプ）、４００・・・先行技術に係る遅延回路、４０１・・・抵抗、４０２・・・カレントミラー回路、４０３・・・スイッチ、４０４・・・コンデンサ、４０５・・・基準電圧の電源、４０６・・・比較器（シングルエンド形）。
【特許請求の範囲】
【請求項１】
電圧発生回路、この電圧発生回路から供給された電圧からランプ電圧を生成するランプ電圧発生回路、及びこのランプ電圧に基づいて遅延信号を生成するアンプ回路を有する第１及び第２の遅延回路と、
前記第１及び第２の遅延回路からの遅延信号が入力されるフリップフロップ回路と
を備え、
前記電圧発生回路は、
電源線に接続された第１の電流源と、
この第１の電流源及び接地線間にカスケード接続された第１及び第２のエンハンスメント形ＭＯＳ（ＥＭＯＳ）トランジスタと、
ドレインが電源線、ゲートが前記第１のＥＭＯＳトランジスタにそれぞれ接続されたデプレッション形ＭＯＳ（ＤＭＯＳ）トランジスタと、
このＤＭＯＳトランジスタ及び接地線間にカスケード接続され、それぞれ前記第１及び第２のＥＭＯＳトランジスタにゲートが共通接続された第３及び第４のＥＭＯＳトランジスタとを含み、
前記ＤＭＯＳトランジスタのソースから出力電圧を出力する
ことを特徴とする発振回路。
【請求項２】
前記ランプ電圧発生回路は、
前記ＤＭＯＳトランジスタ及び第３のＥＭＯＳトランジスタの接続点に接続されたスイッチ手段と、
前記スイッチ手段及び接地線間に設けられた第２の電流源と、
前記スイッチ手段及び第２の電流源の接続点に接続されたコンデンサとからなり、
前記コンデンサの充電電圧が前記ランプ電圧として出力される
ことを特徴とする請求項１記載の発振回路。
【請求項３】
前記アンプ回路は、
電源線に接続された第３の電流源と、
前記第３の電流源及び接地線間に接続され、前記ランプ電圧により制御される第５のＥＭＯＳトランジスタとからなり、
前記第３の電流源及び前記第５のＥＭＯＳトランジスタの接続点から前記遅延信号が出力される
ことを特徴とする請求項１又は２記載の発振回路。
【請求項４】
前記第１及び第２の遅延回路は、前記電圧発生回路を共有している
ことを特徴とする請求項１〜３のいずれか１項記載の発振回路。
【請求項１】
電圧発生回路、この電圧発生回路から供給された電圧からランプ電圧を生成するランプ電圧発生回路、及びこのランプ電圧に基づいて遅延信号を生成するアンプ回路を有する第１及び第２の遅延回路と、
前記第１及び第２の遅延回路からの遅延信号が入力されるフリップフロップ回路と
を備え、
前記電圧発生回路は、
電源線に接続された第１の電流源と、
この第１の電流源及び接地線間にカスケード接続された第１及び第２のエンハンスメント形ＭＯＳ（ＥＭＯＳ）トランジスタと、
ドレインが電源線、ゲートが前記第１のＥＭＯＳトランジスタにそれぞれ接続されたデプレッション形ＭＯＳ（ＤＭＯＳ）トランジスタと、
このＤＭＯＳトランジスタ及び接地線間にカスケード接続され、それぞれ前記第１及び第２のＥＭＯＳトランジスタにゲートが共通接続された第３及び第４のＥＭＯＳトランジスタとを含み、
前記ＤＭＯＳトランジスタのソースから出力電圧を出力する
ことを特徴とする発振回路。
【請求項２】
前記ランプ電圧発生回路は、
前記ＤＭＯＳトランジスタ及び第３のＥＭＯＳトランジスタの接続点に接続されたスイッチ手段と、
前記スイッチ手段及び接地線間に設けられた第２の電流源と、
前記スイッチ手段及び第２の電流源の接続点に接続されたコンデンサとからなり、
前記コンデンサの充電電圧が前記ランプ電圧として出力される
ことを特徴とする請求項１記載の発振回路。
【請求項３】
前記アンプ回路は、
電源線に接続された第３の電流源と、
前記第３の電流源及び接地線間に接続され、前記ランプ電圧により制御される第５のＥＭＯＳトランジスタとからなり、
前記第３の電流源及び前記第５のＥＭＯＳトランジスタの接続点から前記遅延信号が出力される
ことを特徴とする請求項１又は２記載の発振回路。
【請求項４】
前記第１及び第２の遅延回路は、前記電圧発生回路を共有している
ことを特徴とする請求項１〜３のいずれか１項記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２０６７４９（Ｐ２０１０−２０６７４９Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−５２９６４（Ｐ２００９−５２９６４）
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００１３７６９４）株式会社ミツトヨ (979)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００１３７６９４）株式会社ミツトヨ (979)
【Ｆターム（参考）】
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