リング発振器に基づいた自己タイミング遅延素子
【課題】本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない２端子自己タイミング遅延素子を提供する。
【解決手段】本発明に係る自己タイミング遅延素子は、内部クロック信号を発生させるリング発振器（ring oscillator）、および前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。
【解決手段】本発明に係る自己タイミング遅延素子は、内部クロック信号を発生させるリング発振器（ring oscillator）、および前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リング発振器に基づいた自己タイミング遅延素子に関する。より詳しくは、内部に自己タイミング方式のリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを用い、自己タイミング方式のリセット信号を発生して、外部のリセット入力が必要ではない２端子遅延素子に関する。
【背景技術】
【０００２】
従来の２端子遅延素子（two-terminal delay element）は、デジタル回路に用いられる遅延素子であっても内部がアナログ的な回路で構成されることにより、回路の設計および実現が難しいという短所がある。一般的なデジタル回路においては、これを克服するために、複数のインバータを使って実現するか、クロックとカウンターを使って入力信号を一定のクロック時間だけ遅延させる回路実現方式などが使われる。
【０００３】
しかし、複数のインバータを使う場合、十分な遅延時間を確保し、最小限のパルス幅を保障するためには多くの遅延素子を使わなければならない。また、クロックとカウンターを使う回路の場合、外部クロックとリセット入力など、少なくても３個の入出力端子で構成しなければならないため、インバータのように単純２端子遅延素子の形態で実現し難い問題点がある。
【０００４】
従来技術としては、特許文献１、および非特許文献１が挙げられる。特許文献１の場合、入力信号を直接２個のフリップフロップクロックに各々印加し、各々、立ち上がりエッジと立ち下がりエッジを発生させた後、これを一般的なインバータ形態の遅延素子を通過させて時間を遅らせる。その後、遅らせた２個の立ち上がりおよび立ち下がりエッジは最終ラッチのセット（ｓｅｔ）あるいはリセット（ｒｅｓｅｔ）信号入力に伝達され、遅れた信号を出力する。
【０００５】
特許文献１は、時間遅延のために最初入力端に２個のフリップフロップを使って２個の遅延経路を構成し、最終端においてこれら２個の遅延経路を通過した信号を一つの出力信号に変換する構成を有する。特許文献１は、入力と出力信号の他に回路全体に対するリセット信号の入力を必要とする３端子遅延素子（three-terminal delay element）であり、内部に既存の遅延素子を含む２個の経路を使うことによって回路の構成が複雑になり、十分な遅延時間を確保しようとする場合に多くの遅延素子を使わなければならない短所がある。
【０００６】
非特許文献１の構成は、内部に一つのＮＡＮＤ回路を用いた自己タイミング発振器を使って内部クロックを発生させ、予め定められた数だけクロック信号を計数するカウンターを使って一定時間入力信号を遅延させる回路である。
【０００７】
非特許文献１による遅延回路に使われたＮＡＮＤ回路を用いた自己タイミング発振器は、発振速度が非常に速いため、フリップフロップを駆動するために、一つの付加的なラッチと複数の付加論理回路を用いた追加的な発振回路（ＬＳＯ：Latched synchronized oscillator）を構成して使うので、その構成が複雑である。
【０００８】
非特許文献１による遅延回路は、特許文献１の場合と類似するように、リセット信号の入力を必要とする３端子遅延素子であって、入力、出力の２端子の他にリセット信号のための付加的な端子が必要であるため、一般的に用いられる２端子入力単純遅延素子回路に使用できないという短所がある。
【０００９】
前述した非特許文献１と特許文献１による遅延回路は、全て外部のリセット端子を必要とし、正常な動作を行うためには少なくとも１回以上の外部リセット信号が印加されなければならない。しかし、一般的な２端子遅延素子はこのような付加的な外部手続きがあってはならない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６２５５８７８号明細書
【非特許文献】
【００１１】
【非特許文献１】Yosaf Zafar, M.M.Ahmed, ‘‘A novel FPGA compliant micropipeline’’, IEEE Trans. on Circuits & Systems II, Vol.52, No.9, Sep.2005, pp.611-615
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のような問題点を解決するために提案されたものであり、既存の遅延素子において、十分な遅延時間を確保するために用いられる複数のインバータの使用による回路の大きさ増加を、内部に自己タイミングに基づいたリング発振器（ring oscillator）を使って内部クロック信号を発生させ、発生した内部クロック信号を内部カウンターに印加し、定められたクロック周期だけ入力信号を遅延させることにより、少ない数の回路素子を使って十分な遅延時間を確保し、内部の自己タイミングに基づいた信号を発生して外部クロック信号および外部リセット信号の入力が必要とされないため、一般的な回路に用いられる２端子単純遅延素子のような動作を可能にする遅延素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る自己タイミング遅延素子は、内部クロック信号を発生させるリング発振器（Ring Oscillator）、および前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。特に、前記リング発振器は、一つの発振組み合わせ論理素子と一つのラッチとを備えることを特徴とする。
【００１４】
また、前記発振組み合わせ論理素子は、ＡＮＤ論理素子、ＯＲ論理素子、ＸＯＲ論理素子、ＮＡＮＤ論理素子、ＮＯＲ論理素子、およびＸＮＯＲ論理素子のうちの一つ以上の論理素子を備えることを特徴とする。
【００１５】
また、前記信号遅延回路部は、前記自己タイミングリング発振器の出力クロックを計数するカウンター、および外部入力信号と外部出力信号に基づき、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御する自己タイミング（self-timed）発生組み合わせ論理素子を備えることを特徴とする。
【００１６】
また、前記自己タイミング発生組み合わせ論理素子は、前記外部入力信号と外部出力信号の状態を検知し、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御するための内部リセット信号を発生させることを特徴とする。
【００１７】
また、前記自己タイミング発生組み合わせ論理素子は、前記外部入力信号の活性化状態と前記外部出力信号の非活性化状態を検知して前記内部リセット信号を非活性化させ、前記外部入力信号の活性化状態と前記外部出力信号の活性化状態を検知して前記内部リセット信号を活性化させることを特徴とする。
【００１８】
また、前記カウンターは、前記外部入力信号の状態を参照して前記リング発振器の出力クロックを計数することを特徴とする。
【００１９】
また、前記カウンターは、前記外部入力信号の状態が活性化すれば、前記リング発振器の出力クロックを計数することを特徴とする。
【００２０】
また、前記カウンターは、前記出力クロックの計数値が予め設定された計数値を満足すれば、前記外部出力信号を活性化させることを特徴とする。
【００２１】
また、前記カウンターは、前記外部出力信号が活性化すれば、前記自己タイミング発生組み合わせ論理素子によって、これ以上、前記リング発振器のクロックを計数しないことを特徴とする。
【００２２】
また、前記カウンターは、前記外部入力信号の状態が非活性化すれば、前記外部出力信号を非活性化させ、内部カウンター値を初期化させることを特徴とする。
【００２３】
前記自己タイミング遅延素子は、一つの入力信号と一つの出力信号だけを使うことを特徴とする。
【発明の効果】
【００２４】
本発明によれば次のような効果が期待できる。一般的な２端子遅延素子のように、１個の入力端子と１個の出力端子の２個の端子だけを使って既存の２端子遅延素子のように使うことができ、少ない数の回路素子を使うと同時に所望の遅延時間を確保できる遅延素子が実現される。
【００２５】
また、外部クロック信号および外部リセット信号の入力が必要ではないだけでなく、内部に用いられるリング発振器とカウンターの安全な動作を保障する自己タイミング発生組み合わせ論理素子を使うことにより、常に安定した動作を保障できる長所がある。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る遅延素子の一実施形態を説明するための図である。
【図２】本発明に係る遅延素子の信号タイミングを示す図である。
【図３】本発明に係る遅延素子の他の実施形態を説明するための図である。
【発明を実施するための形態】
【００２７】
本発明を添付図面を参照して詳細に説明すれば次のとおりである。ここでは、繰り返される説明、本発明の要旨を不要に濁す恐れのある公知機能、および構成に対する詳細な説明は省略する。本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状および大きさなどはより明確な説明のために誇張し得る。
【００２８】
先ず、本発明は、内部に自己タイミングに基づいて内部クロック信号を発生させるリング発振器（ring oscillator）、およびリング発振器によって発生されたクロック信号を内部カウンターに印加し、定められたクロック周期だけ入力信号を遅延させる信号遅延回路部を含む。本発明は、自己タイミング方式の内部リセット信号を発生させることにより、外部クロック信号および外部リセット信号の入力が必要ではない。よって、追加的なリセット入力端子を用いることなく、一般的な回路に用いられる２端子単純遅延素子のような動作を可能にする。
【００２９】
より詳しくは、本発明で実現しようとするリング発振器に基づいた自己タイミング遅延素子は、一つの組み合わせ論理素子と一つのラッチで構成されるリング発振器（ring oscillator）回路と、リング発振器回路の出力クロック信号を定められた回数だけ計数するカウンター回路、および入力信号と出力信号に基づき、内部リング発振器の開始および停止、カウンターの開始および停止を制御する自己タイミング（self-timed）発生組み合わせ論理素子を備えることを特徴とする。
【００３０】
図１は、本発明に係るリング発振器に基づいた自己タイミング遅延素子の一実施形態を説明するための図である。図１を参照すれば、本発明に係る遅延素子１００は、内部にクロック信号を発生させるリング発振器１２０、およびリング発振器１２０によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。ここで、「信号遅延回路部」は、図１において、リング発振器１２０を除いた回路構成のことをいう。リング発振器１２０は、内部に、クロック信号の発振のための発振組み合わせ論理素子１２２と一つのラッチ１２４で構成される。
【００３１】
図１のリング発振器１２０は、ＸＯＲ組み合わせ論理素子を使って内部にクロック信号の発振のための発振組み合わせ論理素子１２２を構成した一実施形態である。
【００３２】
また、前記信号遅延回路部は、入力信号（Ａ）１１２と出力信号（Ｚ）１１４を入力にし、内部のリング発振器１２０の開始および停止、カウンター１３０の開始および停止を制御するためのリセット信号（ｒｓｔ）１２６を発生する自己タイミング発生組み合わせ論理素子１１０、およびリング発振器１２０のクロック出力信号（ｃｋ）１２８を入力にするカウンター１３０回路で構成される。
【００３３】
図１の本発明に係るリング発振器に基づいた自己タイミング遅延素子１００の一実施形態の場合、カウンター１３０は内部クロック信号（ｃｋ）１２８を１度計数し、外部入力信号（Ａ）１１２の伝達を受け、これを出力するように設計した例である。
【００３４】
図１の一実施形態において、外部入力信号（Ａ）１１２と出力信号（Ｚ）１１４は論理「０」で活性化される信号である。初期状態において非活性化された入力信号（Ａ）１１２は論理「１」の値を有し、自己タイミング発生組み合わせ論理素子１１０は、それに応じ、リセット信号（ｒｓｔ）１２６に論理「０」値を出力する。
【００３５】
リング発振器１２０に印加される論理「０」のリセット信号（ｒｓｔ）１２６は、リング発振器１２０の内部ラッチ１２４の出力を論理「１」値に固定させる。したがって、リング発振器１２０は発振しない。また、入力信号（Ａ）１１２はカウンター１３０のｓｅｔ入力に印加され、カウンター１３０の出力信号（Ｚ）１１４を非活性状態である論理「１」として出力するように作る。
【００３６】
このような初期状態において入力信号Ａ１１２が活性化されて論理「０」の状態に変われば、それに応じ、自己タイミング発生組み合わせ論理素子１１０は、初期出力信号（Ｚ）１１４の論理「１」と入力信号Ａ１１２の論理「０」によってリセット信号（ｒｓｔ）１２６に論理「１」の値を出力する。
【００３７】
リセット信号（ｒｓｔ）１２６の論理「１」値は、リング発振器１２０の内部ラッチ１２４のｓｅｔ入力を非活性化する。この時、リング発振器１２０の内部クロック信号の発振のための発振組み合わせ論理素子１２２は、論理「１」の状態から論理「０」の状態に遷移し、遷移した状態値はラッチ１２４を経て、再び発振組み合わせ論理素子１２２に印加される過程を経て、クロック出力信号（ｃｋ）１２８の発振を開始する。
【００３８】
カウンター１３０回路は内部クロック出力信号（ｃｋ）１２８によって計数を開始し、図１の一実施形態の場合、入力信号（Ａ）１１２をフリップフロップ１３２を使って出力信号（Ｚ）１１４に伝達し、出力信号（Ｚ）１１４の状態を論理「０」値に変更する。変更された出力信号（Ｚ）１１４は再び自己タイミング発生組み合わせ論理素子１１０に印加され、出力信号（Ｚ）１１４の論理「０」値によってリセット信号（ｒｓｔ）１２６に論理「０」値を出力して、リング発振器１２０の発振を中断させる。したがって、入力信号（Ａ）１１２は出力信号（Ｚ）１１４に遅延伝達され、入力信号（Ａ）１１２が非活性化状態である論理「１」の値に戻る前まで状態を維持する。
【００３９】
図１は、本発明に係る一実施形態であり、自己タイミング発生組み合わせ論理素子１１０、リング発振器１２０の内部クロック信号の発振のための発振組み合わせ論理素子１２２に用いられる論理素子の種類（ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＮＯＲなど）に制約を設けず、カウンター１３０回路の実現方式、計数値などに制約を設けない。
【００４０】
図２は、前述した過程に応じた入力信号（Ａ）１１２、出力信号（Ｚ）１１４、内部クロック信号（ｃｋ）１２８、およびリセット信号（ｒｓｔ）１２６の波形を示すタイミング図である。
【００４１】
図３は、本発明の他の実施形態による遅延素子を説明するための図である。より詳しくは、図３は、図１の本発明に係るリング発振器に基づいた自己タイミング遅延素子１００に用いられる入力信号（Ａ）１１２と出力信号（Ｚ）１１４が論理「１」に活性化される信号を使う一実施形態である。
【００４２】
図３の実施形態による遅延素子３００は、自己タイミング発生組み合わせ論理素子１１４の組み合わせ論理値とカウンター１３０の内部に用いたフリップフロップ１３４にｒｅｓｅｔ信号を使うという点で図１の遅延素子とは違いがある。
【００４３】
本発明は、遅延素子の入出力信号の個数が２個である２端子遅延素子であり、遅延素子の内部にクロック信号の発振のための発振組み合わせ論理素子１２２と一つのラッチ１２４で構成されるリング発振器１２０と、クロックを計数するためのカウンター１３０回路、および内部リング発振器１２０の開始および停止、カウンター１３０の開始および停止を制御するための自己タイミング発生組み合わせ論理素子１１０を備えることを特徴とする。また、本発明に係るリング発振器１２０、カウンター１３０、自己タイミング発生組み合わせ論理素子１１０の構成方式と構成のための組み合わせ論理素子の機能と種類には制約されない。
【００４４】
一方、従来の２端子遅延素子の場合、アナログ的な回路で構成されたりデジタル回路で構成されたりする場合、十分な遅延時間を得るために多くの数の遅延素子を使わなければならないという短所がある。これを克服するために、クロックを使ったカウンター回路を用いた遅延回路を構成する場合、リセット入力のような追加的な入力信号を必要とし、回路の実現が複雑になる問題が発生する。また、クロックが印加される状態においてリセット信号を誤って印加する場合、誤ったクロックの計数あるいはタイミング規格を違反することになる。
【００４５】
しかし、本発明は、内部に自己タイミングに基づいたリング発振器を使って内部クロック信号を発生させ、発生したクロック信号を内部カウンターに印加し、定められたクロック周期だけ入力信号を遅延させることにより、外部クロック信号および外部リセット信号の入力が必要ではないだけでなく、一般的な回路に用いられる２端子単純遅延素子のような動作を可能にする。また、少ない数の回路素子を使うと同時に十分な遅延時間を確保する遅延素子を実現することができる。
【００４６】
また、内部に用いられるリング発振器とカウンターの安全な動作を保障する自己タイミング発生組み合わせ論理素子を使うことにより、常に安定した動作を保障できる長所がある。
【００４７】
本発明の一部ステップは、コンピュータが読み取りできる記録媒体にコンピュータが読み取りできるコードとして実現することができる。コンピュータが読み取りできる記録媒体は、コンピュータシステムによって読み取りできるデータが格納される全ての種類の記録装置を含む。コンピュータが読み取りできる記録媒体の例としてはＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、ＣＤ−ＲＷ、磁気テープ、フロッピーディスク、ＨＤＤ、光ディスク、光磁気格納装置などが挙げられ、また、キャリアウェーブ（例えば、インターネットを介した伝送）の形態で実現されるものも含む。また、コンピュータが読み取りできる記録媒体はネットワークに連結されたコンピュータシステムに分散し、分散方式でコンピュータが読み取りできるコードとして格納して実行することができる。
【００４８】
以上のように図面と明細書に最適な実施形態が開示されている。ここでは、特定の用語が用いられたが、これは、単に本発明を説明するための目的で用いられるものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために用いられたものではない。よって、本技術分野の通常の知識を有した者であれば、これより様々な変形および均等な他の実施形態が可能であるという点を理解するはずである。したがって、本発明の真の技術的な保護範囲は添付した特許請求の範囲の技術的思想によって定められるべきである。
【符号の説明】
【００４９】
１１０、１１４ 自己タイミング発生組み合わせ論理素子
１１２ 入力信号
１１４ 出力信号
１２０ リング発振器
１２２ 発振組み合わせ論理素子
１２４ ラッチ
１２６ リセット信号
１２８ クロック信号
１３０ カウンター
１３２、１３４ フリップフロップ
【技術分野】
【０００１】
本発明は、リング発振器に基づいた自己タイミング遅延素子に関する。より詳しくは、内部に自己タイミング方式のリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを用い、自己タイミング方式のリセット信号を発生して、外部のリセット入力が必要ではない２端子遅延素子に関する。
【背景技術】
【０００２】
従来の２端子遅延素子（two-terminal delay element）は、デジタル回路に用いられる遅延素子であっても内部がアナログ的な回路で構成されることにより、回路の設計および実現が難しいという短所がある。一般的なデジタル回路においては、これを克服するために、複数のインバータを使って実現するか、クロックとカウンターを使って入力信号を一定のクロック時間だけ遅延させる回路実現方式などが使われる。
【０００３】
しかし、複数のインバータを使う場合、十分な遅延時間を確保し、最小限のパルス幅を保障するためには多くの遅延素子を使わなければならない。また、クロックとカウンターを使う回路の場合、外部クロックとリセット入力など、少なくても３個の入出力端子で構成しなければならないため、インバータのように単純２端子遅延素子の形態で実現し難い問題点がある。
【０００４】
従来技術としては、特許文献１、および非特許文献１が挙げられる。特許文献１の場合、入力信号を直接２個のフリップフロップクロックに各々印加し、各々、立ち上がりエッジと立ち下がりエッジを発生させた後、これを一般的なインバータ形態の遅延素子を通過させて時間を遅らせる。その後、遅らせた２個の立ち上がりおよび立ち下がりエッジは最終ラッチのセット（ｓｅｔ）あるいはリセット（ｒｅｓｅｔ）信号入力に伝達され、遅れた信号を出力する。
【０００５】
特許文献１は、時間遅延のために最初入力端に２個のフリップフロップを使って２個の遅延経路を構成し、最終端においてこれら２個の遅延経路を通過した信号を一つの出力信号に変換する構成を有する。特許文献１は、入力と出力信号の他に回路全体に対するリセット信号の入力を必要とする３端子遅延素子（three-terminal delay element）であり、内部に既存の遅延素子を含む２個の経路を使うことによって回路の構成が複雑になり、十分な遅延時間を確保しようとする場合に多くの遅延素子を使わなければならない短所がある。
【０００６】
非特許文献１の構成は、内部に一つのＮＡＮＤ回路を用いた自己タイミング発振器を使って内部クロックを発生させ、予め定められた数だけクロック信号を計数するカウンターを使って一定時間入力信号を遅延させる回路である。
【０００７】
非特許文献１による遅延回路に使われたＮＡＮＤ回路を用いた自己タイミング発振器は、発振速度が非常に速いため、フリップフロップを駆動するために、一つの付加的なラッチと複数の付加論理回路を用いた追加的な発振回路（ＬＳＯ：Latched synchronized oscillator）を構成して使うので、その構成が複雑である。
【０００８】
非特許文献１による遅延回路は、特許文献１の場合と類似するように、リセット信号の入力を必要とする３端子遅延素子であって、入力、出力の２端子の他にリセット信号のための付加的な端子が必要であるため、一般的に用いられる２端子入力単純遅延素子回路に使用できないという短所がある。
【０００９】
前述した非特許文献１と特許文献１による遅延回路は、全て外部のリセット端子を必要とし、正常な動作を行うためには少なくとも１回以上の外部リセット信号が印加されなければならない。しかし、一般的な２端子遅延素子はこのような付加的な外部手続きがあってはならない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６２５５８７８号明細書
【非特許文献】
【００１１】
【非特許文献１】Yosaf Zafar, M.M.Ahmed, ‘‘A novel FPGA compliant micropipeline’’, IEEE Trans. on Circuits & Systems II, Vol.52, No.9, Sep.2005, pp.611-615
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、上記のような問題点を解決するために提案されたものであり、既存の遅延素子において、十分な遅延時間を確保するために用いられる複数のインバータの使用による回路の大きさ増加を、内部に自己タイミングに基づいたリング発振器（ring oscillator）を使って内部クロック信号を発生させ、発生した内部クロック信号を内部カウンターに印加し、定められたクロック周期だけ入力信号を遅延させることにより、少ない数の回路素子を使って十分な遅延時間を確保し、内部の自己タイミングに基づいた信号を発生して外部クロック信号および外部リセット信号の入力が必要とされないため、一般的な回路に用いられる２端子単純遅延素子のような動作を可能にする遅延素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る自己タイミング遅延素子は、内部クロック信号を発生させるリング発振器（Ring Oscillator）、および前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。特に、前記リング発振器は、一つの発振組み合わせ論理素子と一つのラッチとを備えることを特徴とする。
【００１４】
また、前記発振組み合わせ論理素子は、ＡＮＤ論理素子、ＯＲ論理素子、ＸＯＲ論理素子、ＮＡＮＤ論理素子、ＮＯＲ論理素子、およびＸＮＯＲ論理素子のうちの一つ以上の論理素子を備えることを特徴とする。
【００１５】
また、前記信号遅延回路部は、前記自己タイミングリング発振器の出力クロックを計数するカウンター、および外部入力信号と外部出力信号に基づき、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御する自己タイミング（self-timed）発生組み合わせ論理素子を備えることを特徴とする。
【００１６】
また、前記自己タイミング発生組み合わせ論理素子は、前記外部入力信号と外部出力信号の状態を検知し、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御するための内部リセット信号を発生させることを特徴とする。
【００１７】
また、前記自己タイミング発生組み合わせ論理素子は、前記外部入力信号の活性化状態と前記外部出力信号の非活性化状態を検知して前記内部リセット信号を非活性化させ、前記外部入力信号の活性化状態と前記外部出力信号の活性化状態を検知して前記内部リセット信号を活性化させることを特徴とする。
【００１８】
また、前記カウンターは、前記外部入力信号の状態を参照して前記リング発振器の出力クロックを計数することを特徴とする。
【００１９】
また、前記カウンターは、前記外部入力信号の状態が活性化すれば、前記リング発振器の出力クロックを計数することを特徴とする。
【００２０】
また、前記カウンターは、前記出力クロックの計数値が予め設定された計数値を満足すれば、前記外部出力信号を活性化させることを特徴とする。
【００２１】
また、前記カウンターは、前記外部出力信号が活性化すれば、前記自己タイミング発生組み合わせ論理素子によって、これ以上、前記リング発振器のクロックを計数しないことを特徴とする。
【００２２】
また、前記カウンターは、前記外部入力信号の状態が非活性化すれば、前記外部出力信号を非活性化させ、内部カウンター値を初期化させることを特徴とする。
【００２３】
前記自己タイミング遅延素子は、一つの入力信号と一つの出力信号だけを使うことを特徴とする。
【発明の効果】
【００２４】
本発明によれば次のような効果が期待できる。一般的な２端子遅延素子のように、１個の入力端子と１個の出力端子の２個の端子だけを使って既存の２端子遅延素子のように使うことができ、少ない数の回路素子を使うと同時に所望の遅延時間を確保できる遅延素子が実現される。
【００２５】
また、外部クロック信号および外部リセット信号の入力が必要ではないだけでなく、内部に用いられるリング発振器とカウンターの安全な動作を保障する自己タイミング発生組み合わせ論理素子を使うことにより、常に安定した動作を保障できる長所がある。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る遅延素子の一実施形態を説明するための図である。
【図２】本発明に係る遅延素子の信号タイミングを示す図である。
【図３】本発明に係る遅延素子の他の実施形態を説明するための図である。
【発明を実施するための形態】
【００２７】
本発明を添付図面を参照して詳細に説明すれば次のとおりである。ここでは、繰り返される説明、本発明の要旨を不要に濁す恐れのある公知機能、および構成に対する詳細な説明は省略する。本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状および大きさなどはより明確な説明のために誇張し得る。
【００２８】
先ず、本発明は、内部に自己タイミングに基づいて内部クロック信号を発生させるリング発振器（ring oscillator）、およびリング発振器によって発生されたクロック信号を内部カウンターに印加し、定められたクロック周期だけ入力信号を遅延させる信号遅延回路部を含む。本発明は、自己タイミング方式の内部リセット信号を発生させることにより、外部クロック信号および外部リセット信号の入力が必要ではない。よって、追加的なリセット入力端子を用いることなく、一般的な回路に用いられる２端子単純遅延素子のような動作を可能にする。
【００２９】
より詳しくは、本発明で実現しようとするリング発振器に基づいた自己タイミング遅延素子は、一つの組み合わせ論理素子と一つのラッチで構成されるリング発振器（ring oscillator）回路と、リング発振器回路の出力クロック信号を定められた回数だけ計数するカウンター回路、および入力信号と出力信号に基づき、内部リング発振器の開始および停止、カウンターの開始および停止を制御する自己タイミング（self-timed）発生組み合わせ論理素子を備えることを特徴とする。
【００３０】
図１は、本発明に係るリング発振器に基づいた自己タイミング遅延素子の一実施形態を説明するための図である。図１を参照すれば、本発明に係る遅延素子１００は、内部にクロック信号を発生させるリング発振器１２０、およびリング発振器１２０によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる信号遅延回路部を備える。ここで、「信号遅延回路部」は、図１において、リング発振器１２０を除いた回路構成のことをいう。リング発振器１２０は、内部に、クロック信号の発振のための発振組み合わせ論理素子１２２と一つのラッチ１２４で構成される。
【００３１】
図１のリング発振器１２０は、ＸＯＲ組み合わせ論理素子を使って内部にクロック信号の発振のための発振組み合わせ論理素子１２２を構成した一実施形態である。
【００３２】
また、前記信号遅延回路部は、入力信号（Ａ）１１２と出力信号（Ｚ）１１４を入力にし、内部のリング発振器１２０の開始および停止、カウンター１３０の開始および停止を制御するためのリセット信号（ｒｓｔ）１２６を発生する自己タイミング発生組み合わせ論理素子１１０、およびリング発振器１２０のクロック出力信号（ｃｋ）１２８を入力にするカウンター１３０回路で構成される。
【００３３】
図１の本発明に係るリング発振器に基づいた自己タイミング遅延素子１００の一実施形態の場合、カウンター１３０は内部クロック信号（ｃｋ）１２８を１度計数し、外部入力信号（Ａ）１１２の伝達を受け、これを出力するように設計した例である。
【００３４】
図１の一実施形態において、外部入力信号（Ａ）１１２と出力信号（Ｚ）１１４は論理「０」で活性化される信号である。初期状態において非活性化された入力信号（Ａ）１１２は論理「１」の値を有し、自己タイミング発生組み合わせ論理素子１１０は、それに応じ、リセット信号（ｒｓｔ）１２６に論理「０」値を出力する。
【００３５】
リング発振器１２０に印加される論理「０」のリセット信号（ｒｓｔ）１２６は、リング発振器１２０の内部ラッチ１２４の出力を論理「１」値に固定させる。したがって、リング発振器１２０は発振しない。また、入力信号（Ａ）１１２はカウンター１３０のｓｅｔ入力に印加され、カウンター１３０の出力信号（Ｚ）１１４を非活性状態である論理「１」として出力するように作る。
【００３６】
このような初期状態において入力信号Ａ１１２が活性化されて論理「０」の状態に変われば、それに応じ、自己タイミング発生組み合わせ論理素子１１０は、初期出力信号（Ｚ）１１４の論理「１」と入力信号Ａ１１２の論理「０」によってリセット信号（ｒｓｔ）１２６に論理「１」の値を出力する。
【００３７】
リセット信号（ｒｓｔ）１２６の論理「１」値は、リング発振器１２０の内部ラッチ１２４のｓｅｔ入力を非活性化する。この時、リング発振器１２０の内部クロック信号の発振のための発振組み合わせ論理素子１２２は、論理「１」の状態から論理「０」の状態に遷移し、遷移した状態値はラッチ１２４を経て、再び発振組み合わせ論理素子１２２に印加される過程を経て、クロック出力信号（ｃｋ）１２８の発振を開始する。
【００３８】
カウンター１３０回路は内部クロック出力信号（ｃｋ）１２８によって計数を開始し、図１の一実施形態の場合、入力信号（Ａ）１１２をフリップフロップ１３２を使って出力信号（Ｚ）１１４に伝達し、出力信号（Ｚ）１１４の状態を論理「０」値に変更する。変更された出力信号（Ｚ）１１４は再び自己タイミング発生組み合わせ論理素子１１０に印加され、出力信号（Ｚ）１１４の論理「０」値によってリセット信号（ｒｓｔ）１２６に論理「０」値を出力して、リング発振器１２０の発振を中断させる。したがって、入力信号（Ａ）１１２は出力信号（Ｚ）１１４に遅延伝達され、入力信号（Ａ）１１２が非活性化状態である論理「１」の値に戻る前まで状態を維持する。
【００３９】
図１は、本発明に係る一実施形態であり、自己タイミング発生組み合わせ論理素子１１０、リング発振器１２０の内部クロック信号の発振のための発振組み合わせ論理素子１２２に用いられる論理素子の種類（ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＮＯＲなど）に制約を設けず、カウンター１３０回路の実現方式、計数値などに制約を設けない。
【００４０】
図２は、前述した過程に応じた入力信号（Ａ）１１２、出力信号（Ｚ）１１４、内部クロック信号（ｃｋ）１２８、およびリセット信号（ｒｓｔ）１２６の波形を示すタイミング図である。
【００４１】
図３は、本発明の他の実施形態による遅延素子を説明するための図である。より詳しくは、図３は、図１の本発明に係るリング発振器に基づいた自己タイミング遅延素子１００に用いられる入力信号（Ａ）１１２と出力信号（Ｚ）１１４が論理「１」に活性化される信号を使う一実施形態である。
【００４２】
図３の実施形態による遅延素子３００は、自己タイミング発生組み合わせ論理素子１１４の組み合わせ論理値とカウンター１３０の内部に用いたフリップフロップ１３４にｒｅｓｅｔ信号を使うという点で図１の遅延素子とは違いがある。
【００４３】
本発明は、遅延素子の入出力信号の個数が２個である２端子遅延素子であり、遅延素子の内部にクロック信号の発振のための発振組み合わせ論理素子１２２と一つのラッチ１２４で構成されるリング発振器１２０と、クロックを計数するためのカウンター１３０回路、および内部リング発振器１２０の開始および停止、カウンター１３０の開始および停止を制御するための自己タイミング発生組み合わせ論理素子１１０を備えることを特徴とする。また、本発明に係るリング発振器１２０、カウンター１３０、自己タイミング発生組み合わせ論理素子１１０の構成方式と構成のための組み合わせ論理素子の機能と種類には制約されない。
【００４４】
一方、従来の２端子遅延素子の場合、アナログ的な回路で構成されたりデジタル回路で構成されたりする場合、十分な遅延時間を得るために多くの数の遅延素子を使わなければならないという短所がある。これを克服するために、クロックを使ったカウンター回路を用いた遅延回路を構成する場合、リセット入力のような追加的な入力信号を必要とし、回路の実現が複雑になる問題が発生する。また、クロックが印加される状態においてリセット信号を誤って印加する場合、誤ったクロックの計数あるいはタイミング規格を違反することになる。
【００４５】
しかし、本発明は、内部に自己タイミングに基づいたリング発振器を使って内部クロック信号を発生させ、発生したクロック信号を内部カウンターに印加し、定められたクロック周期だけ入力信号を遅延させることにより、外部クロック信号および外部リセット信号の入力が必要ではないだけでなく、一般的な回路に用いられる２端子単純遅延素子のような動作を可能にする。また、少ない数の回路素子を使うと同時に十分な遅延時間を確保する遅延素子を実現することができる。
【００４６】
また、内部に用いられるリング発振器とカウンターの安全な動作を保障する自己タイミング発生組み合わせ論理素子を使うことにより、常に安定した動作を保障できる長所がある。
【００４７】
本発明の一部ステップは、コンピュータが読み取りできる記録媒体にコンピュータが読み取りできるコードとして実現することができる。コンピュータが読み取りできる記録媒体は、コンピュータシステムによって読み取りできるデータが格納される全ての種類の記録装置を含む。コンピュータが読み取りできる記録媒体の例としてはＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、ＣＤ−ＲＷ、磁気テープ、フロッピーディスク、ＨＤＤ、光ディスク、光磁気格納装置などが挙げられ、また、キャリアウェーブ（例えば、インターネットを介した伝送）の形態で実現されるものも含む。また、コンピュータが読み取りできる記録媒体はネットワークに連結されたコンピュータシステムに分散し、分散方式でコンピュータが読み取りできるコードとして格納して実行することができる。
【００４８】
以上のように図面と明細書に最適な実施形態が開示されている。ここでは、特定の用語が用いられたが、これは、単に本発明を説明するための目的で用いられるものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために用いられたものではない。よって、本技術分野の通常の知識を有した者であれば、これより様々な変形および均等な他の実施形態が可能であるという点を理解するはずである。したがって、本発明の真の技術的な保護範囲は添付した特許請求の範囲の技術的思想によって定められるべきである。
【符号の説明】
【００４９】
１１０、１１４ 自己タイミング発生組み合わせ論理素子
１１２ 入力信号
１１４ 出力信号
１２０ リング発振器
１２２ 発振組み合わせ論理素子
１２４ ラッチ
１２６ リセット信号
１２８ クロック信号
１３０ カウンター
１３２、１３４ フリップフロップ
【特許請求の範囲】
【請求項１】
内部クロック信号を発生させるリング発振器（ring oscillator）、および
前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる回路部
を備えることを特徴とする自己タイミング遅延素子。
【請求項２】
前記リング発振器は、一つの発振組み合わせ論理素子と一つのラッチとを備えることを特徴とする、請求項１に記載の自己タイミング遅延素子。
【請求項３】
前記発振組み合わせ論理素子は、ＡＮＤ論理素子、ＯＲ論理素子、ＸＯＲ論理素子、ＮＡＮＤ論理素子、ＮＯＲ論理素子、およびＸＮＯＲ論理素子のうちの一つ以上の論理素子を備えることを特徴とする、請求項２に記載の自己タイミング遅延素子。
【請求項４】
前記回路部は、
前記リング発振器の出力クロックを計数するカウンター、および
外部入力信号と外部出力信号に基づき、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御する自己タイミング（self-timed）発生組み合わせ論理素子
を備えることを特徴とする、請求項１に記載の自己タイミング遅延素子。
【請求項５】
前記自己タイミング発生組み合わせ論理素子は、前記外部入力信号と外部出力信号の状態を検知し、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御するための内部リセット信号を発生させることを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項６】
前記自己タイミング発生組み合わせ論理素子は、
前記外部入力信号の活性化状態と前記外部出力信号の非活性化状態を検知して前記内部リセット信号を非活性化させ、
前記外部入力信号の活性化状態と前記外部出力信号の活性化状態を検知して前記内部リセット信号を活性化させることを特徴とする、請求項５に記載の自己タイミング遅延素子。
【請求項７】
前記カウンターは、前記外部入力信号の状態を参照して前記リング発振器の出力クロックを計数することを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項８】
前記カウンターは、前記外部入力信号の状態が活性化すれば、前記リング発振器の出力クロックを計数することを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項９】
前記カウンターは、前記出力クロックの計数値が予め設定された計数値を満足すれば、前記外部出力信号を活性化させることを特徴とする、請求項８に記載の自己タイミング遅延素子。
【請求項１０】
前記カウンターは、前記外部出力信号が活性化すれば、前記自己タイミング発生組み合わせ論理素子によって、これ以上、前記リング発振器のクロックを計数しないことを特徴とする、請求項９に記載の自己タイミング遅延素子。
【請求項１１】
前記カウンターは、前記外部入力信号の状態が非活性化すれば、前記外部出力信号を非活性化させ、内部カウンター値を初期化させることを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項１２】
前記自己タイミング遅延素子は、一つの入力信号と一つの出力信号だけを使うことを特徴とする、請求項１に記載の自己タイミング遅延素子。
【請求項１】
内部クロック信号を発生させるリング発振器（ring oscillator）、および
前記リング発振器によって発生されたクロック信号をカウンターに印加し、定められたクロック周期だけ外部入力信号を遅延させる回路部
を備えることを特徴とする自己タイミング遅延素子。
【請求項２】
前記リング発振器は、一つの発振組み合わせ論理素子と一つのラッチとを備えることを特徴とする、請求項１に記載の自己タイミング遅延素子。
【請求項３】
前記発振組み合わせ論理素子は、ＡＮＤ論理素子、ＯＲ論理素子、ＸＯＲ論理素子、ＮＡＮＤ論理素子、ＮＯＲ論理素子、およびＸＮＯＲ論理素子のうちの一つ以上の論理素子を備えることを特徴とする、請求項２に記載の自己タイミング遅延素子。
【請求項４】
前記回路部は、
前記リング発振器の出力クロックを計数するカウンター、および
外部入力信号と外部出力信号に基づき、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御する自己タイミング（self-timed）発生組み合わせ論理素子
を備えることを特徴とする、請求項１に記載の自己タイミング遅延素子。
【請求項５】
前記自己タイミング発生組み合わせ論理素子は、前記外部入力信号と外部出力信号の状態を検知し、前記リング発振器の開始および停止、前記カウンターの開始および停止を制御するための内部リセット信号を発生させることを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項６】
前記自己タイミング発生組み合わせ論理素子は、
前記外部入力信号の活性化状態と前記外部出力信号の非活性化状態を検知して前記内部リセット信号を非活性化させ、
前記外部入力信号の活性化状態と前記外部出力信号の活性化状態を検知して前記内部リセット信号を活性化させることを特徴とする、請求項５に記載の自己タイミング遅延素子。
【請求項７】
前記カウンターは、前記外部入力信号の状態を参照して前記リング発振器の出力クロックを計数することを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項８】
前記カウンターは、前記外部入力信号の状態が活性化すれば、前記リング発振器の出力クロックを計数することを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項９】
前記カウンターは、前記出力クロックの計数値が予め設定された計数値を満足すれば、前記外部出力信号を活性化させることを特徴とする、請求項８に記載の自己タイミング遅延素子。
【請求項１０】
前記カウンターは、前記外部出力信号が活性化すれば、前記自己タイミング発生組み合わせ論理素子によって、これ以上、前記リング発振器のクロックを計数しないことを特徴とする、請求項９に記載の自己タイミング遅延素子。
【請求項１１】
前記カウンターは、前記外部入力信号の状態が非活性化すれば、前記外部出力信号を非活性化させ、内部カウンター値を初期化させることを特徴とする、請求項４に記載の自己タイミング遅延素子。
【請求項１２】
前記自己タイミング遅延素子は、一つの入力信号と一つの出力信号だけを使うことを特徴とする、請求項１に記載の自己タイミング遅延素子。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−２５２３３２（Ｐ２０１０−２５２３３２Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９３２５８（Ｐ２０１０−９３２５８）
【出願日】平成２２年４月１４日（２０１０．４．１４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９６１８００７６）韓國電子通信研究院 (733)
【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ
【住所又は居所原語表記】１６１ Ｋａｊｏｎｇ−ｄｏｎｇ， Ｙｕｓｏｎｇ−ｇｕ， Ｔａｅｊｏｎ ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２２年４月１４日（２０１０．４．１４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９６１８００７６）韓國電子通信研究院 (733)
【氏名又は名称原語表記】Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ
【住所又は居所原語表記】１６１ Ｋａｊｏｎｇ−ｄｏｎｇ， Ｙｕｓｏｎｇ−ｇｕ， Ｔａｅｊｏｎ ｋｏｒｅａ
【Ｆターム（参考）】
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