【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】装置の使用中にタイミングマージンを最適化可能な半導体装置を提供する。
【解決手段】入力クロック信号の位相の遅延角度と遅延素子の段数との関係を示す遅延素子段数信号を出力するマスタＤＬＬ回路１０１と、遅延素子段数信号に基づいて、位相制御信号を生成する位相制御回路１０２と、位相制御信号に基づいて、クロック信号の位相を所定角度分シフトさせたクロック信号を出力するスレーブＤＬＬ回路１０３と、スレーブＤＬＬ回路から出力されたクロック信号に同期したデータ信号を生成するデータ信号生成回路１１１と、遅延素子段数信号、又はマスタＤＬＬ回路のロックアップ時間を示すロックアップ時間信号に基づいて、データ信号のスルーレートを制御するための制御信号を生成するスルーレート制御回路１２１と、スルーレート制御信号に基づいて、データ信号のスルーレートを制御するデータ信号出力回路１１２とを備える。 （もっと読む）

【課題】
積分回路や発振回路の出力の相対的な遅延時間の分解能を高くする。
【解決手段】
信号発生装置（１）は、複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する複数の積分回路（１１１，１１２）と、前記複数の積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する複数の比較回路と（１２１，１２２）、前記各比較信号を入力し、これらの入力信号の全部または一部を、セットされた時間だけ遅延させた遅延信号を出力する少なくとも１つの遅延回路と（１３１，１３２）、前記各遅延信号、および前記遅延回路によっては遅延されていない比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた信号を出力する信号処理回路（１４）とを備える。 （もっと読む）

【課題】 パルス信号をスルーレートが一定の信号に整形し、この整形した信号をコンパレータに入力する構成の遅延回路では、出力信号のパルス幅が入力信号のそれに比べて狭くなり、デューティ比が変化する。コンパレータが作動する限界周波数近辺では、遅延回路の出力信号のパルス幅が狭くなるために後続回路が誤動作し、またエッジ間干渉によってタイミング精度が悪化するという課題を解決する。
【解決手段】 入力パルス信号のスルーレートが一定値になるように整形し、この整形した信号をヒステリシス特性を有するヒステリシスコンパレータに入力するようにした。入力パルス信号と出力信号のパルス幅が変化しないので、後続回路が誤動作し、またタイミング精度が悪化することがなくなる。 （もっと読む）

【課題】遅延ロックループのための起動回路を提供する。
【解決手段】遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。 （もっと読む）

【課題】コード捕捉およびコード追尾を行うための複数のレプリカコードを適宜出力できる遅延回路を実現する。
【解決手段】コード遅延回路３２は、ＲＢシフトレジスタ３２０，３２１、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂ，３２３Ａ，３２３Ｂを備える。ＲＢシフトレジスタ３２１は、基準クロックに同期して１ｃｈｉｐよりも小さい位相差からなるレプリカコードを各段から出力する。ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂは、ＲＢシフトレジスタ３２１のレプリカコード群より位相の進んだもしくは位相の遅れたＲＢシフトレジスタ３２１の１０段分に相当する位相差からなる複数のレプリカコードを出力する。ＲＡＭシフトレジスタ３２３Ａ，３２３Ｂは、ＲＡＭシフトレジスタ３２２Ａ，３２２Ｂのレプリカコード群よりさらに位相の進んだもしくは位相の遅れたＲＢシフトレジスタの４０段分に相当する位相差からなる複数のレプリカコードを出力する。 （もっと読む）

【課題】 ＢＥＲ特性等の性能を向上させることが可能なチャネル間遅延補正回路を提供する。
【解決手段】 チャネル間遅延補正回路は、各々異なる第１及び第２の入力信号をアナログ／ディジタル変換する第１及び第２の変換回路（Ａ／Ｄ変換器８，９）と、第１及び第２の変換回路各々の出力をそれぞれ遅延する第１及び第２の遅延回路（固定遅延回路１０、可変遅延回路１１）と、第１及び第２の遅延回路各々の出力を基に第１及び第２の入力信号のチャネル間の遅延時間に相当する遅延時間誤差を出力する演算回路（乗算器１３）と、演算回路の演算結果を基に第１及び第２の遅延回路の一方に対して遅延時間差がなくなるように遅延量を制御する制御回路（ループフィルタ１２）とを有する。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置１００を、遅延回路１０と、バッファー回路２０と、パルス発生回路３０とを含んだ構成とし、遅延回路１０を、Ｍ（Ｍは３以上の整数）個のインバーターＩ１〜ＩＭを縦続接続した構成とし、バッファー回路２０を、遅延回路１０の各接続部から出力される遅延信号にそれぞれ対応するＭ個のバッファーＢ１〜ＢＭを含み、バッファーＢ１〜ＢＭによって遅延回路１０からの遅延信号をバッファリングする構成とし、パルス発生回路３０を、Ｎ（Ｎは１≦Ｎ＜Ｍの整数）個の単位パルス発生回路３１＿１〜３１＿Ｎを含んだ構成とし、各単位パルス発生回路において、バッファー回路２０を介して入力される複数の遅延信号に基づき、１つのパルス信号を構成する複数の単位パルス信号のうち２以上の単位パルス信号を発生するようにした。 （もっと読む）

【課題】入力信号を遅延させ出力する遅延回路において、動作時の消費電流低減をはかる。
【解決手段】遅延回路１００の端子２０２に、Ｐチャネル型ＭＯＳトランジスタ１０５を介して容量素子１０７を接続する。ＮＡＮＤ回路１０４は、入力端子が、遅延回路１００の入力端子２０１とインバータ１０３へ接続され、出力端子がＰチャネル型ＭＯＳトランジスタ１０５のゲート端子へ接続される。インバータ１０３は、入力端子が遅延回路１００の出力端子へ接続される。Ｐチャネル型ＭＯＳトランジスタ１０５は、遅延回路１００の出力信号がＬレベルからＨレベルに遷移することに応答して、端子２０２と容量素子１０７を電気的に非接続とする。 （もっと読む）

【課題】遅延時間が電源電圧に依存せず、入力信号がローからハイになる時とハイからローになる時との遅延時間が等しい遅延回路を提供する。
【解決手段】容量１７の電圧（内部電圧Ｖａ）が接地電圧ＶＳＳから定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高い電圧になるまでの時間が遅延時間になるので、遅延時間は接地電圧ＶＳＳを基準にして決まる。また、内部遅延回路２０でも同様である。入力信号Ｖｉｎがハイになると、遅延回路は内部遅延回路１０による遅延時間を使用し、入力信号Ｖｉｎがローになると、遅延回路は内部遅延回路２０による遅延時間を使用し、これらの内部遅延回路１０及び内部遅延回路２０は同一である。 （もっと読む）