アクティブマトリクス型表示装置及び負荷の駆動装置
【課題】 暗時の駆動電流をゼロとし、不要なリーク電流による駆動電流の変動を抑制する。
【解決手段】 マトリクス状に配された複数の画素回路1を有し、画素回路1が、表示素子ELと、表示素子に流れる電流を制御する第1導電型の駆動トランジスタM1と、駆動トランジスタの制御電極に設けられる容量C1と、駆動トランジスタの制御電極に接続され、容量に駆動制御信号を保持させるためのスイッチとして、直列接続された第1導電型のトランジスタM2aと第2導電型のトランジスタM2bとを含み、それらトランジスタの他方の主電極のうちの片方が駆動トランジスタの制御電極に接続されている。
【解決手段】 マトリクス状に配された複数の画素回路1を有し、画素回路1が、表示素子ELと、表示素子に流れる電流を制御する第1導電型の駆動トランジスタM1と、駆動トランジスタの制御電極に設けられる容量C1と、駆動トランジスタの制御電極に接続され、容量に駆動制御信号を保持させるためのスイッチとして、直列接続された第1導電型のトランジスタM2aと第2導電型のトランジスタM2bとを含み、それらトランジスタの他方の主電極のうちの片方が駆動トランジスタの制御電極に接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、テレビ受像機、コンピュータや携帯電話やデジタルカメラやデジタルビデオカメラなどのモニター、電子写真プリンタ用の露光装置、ホトリソグラフィー用の露光光源他に用いられるアクティブマトリクス型表示装置及び負荷の駆動装置に係わり、特に電流駆動型表示素子に好適に用いられるアクティブマトリクス型表示装置及び負荷の駆動装置に関する。
【背景技術】
【0002】
アクティブマトリクス電界発光表示装置(active matrix electroluminescent display device)としては、例えば、特許文献1に示す装置がある。図12は従来の画素回路の回路図である。
【0003】
図12に示す回路動作は、スイッチ(トランジスタ)37、32を閉じ、スイッチ(トランジスタ)33を開いて能動素子としての電界発光素子20の発光に必要な素子電流に対応する入力信号Iinを入力する。定常状態におけるキャパシタンス38の両端電圧が駆動トランジスタ30のチャネルを流れる電流を駆動するのに必要なゲート−ソース電圧になる。そして、スイッチ37、32を開くと入力信号Iinに従って決定されるゲート−ソース電圧がキャパシタンス38に保持される。
【0004】
次にスイッチ33を閉じると、保持された電圧レベルに応じた駆動電流が駆動トランジスタ30を介して電界発光素子20に流れ発光する。34は電界発光素子20のアノード側の電圧(V2)を設定する電源線34、31はトランジスタのソース側の電圧(V1)を設定する電源線31である。
【0005】
上記特許文献1には、トランジスタ32、37、30としてn型のMOSトランジスタ、トランジスタ33としてp型のMOSトランジスタを用いることの記載がある。
【0006】
また、駆動トランジスタとしてp型のMOSトランジスタを用い、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとしてp型のMOSトランジスタを用いた画素回路も知られている。(特許文献2参照)
【特許文献1】特表2002−517806号公報
【特許文献2】国際公開番号WO01/91094号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
アクティブマトリクス型表示装置及び負荷としての能動素子の駆動装置では、暗時の駆動電流をゼロとし、不要なリーク電流による駆動電流の変動を防止するという2つの観点で、未だ改善の余地があった。
【課題を解決するための手段】
【0008】
本発明の目的は、暗時の駆動電流を抑制し、不要なリーク電流を抑制できるアクティブマトリクス型表示装置及び負荷の駆動装置を提供することにある。
【0009】
本発明の別の目的はスイッチングに伴う保持電圧の変動による暗時の輝度を低下させることができ、且つ不要なリーク電流による輝度の変動を抑制することができるアクティブマトリクス型表示装置及び負荷の駆動装置を提供することにある。
【0010】
本願第1発明は、アクティブマトリクス型表示装置であって、マトリクス状に配された複数の画素回路を有し、
前記画素回路が、
表示素子と、
該表示素子に流れる電流を制御する第1導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、
を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする。
【0011】
本願第2発明は、負荷素子の駆動装置であって、
該負荷に流れる電流を制御するための第1導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、
を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする。
【0012】
ここで、後で図1を参照して詳述するように、前記第1導電型のスイッチングトランジスタM2a及び前記第2導電型のスイッチングトランジスタM2bの他方の主電極のうちのもう片方が前記駆動トランジスタM1の一方の主電極(ドレイン)に接続されており、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタを共にオンすることにより、前記駆動トランジスタの前記制御電極(ゲート)と前記一方の主電極(ドレイン)とを短絡するように構成されていることも好ましいものである。
【0013】
また、前記第1導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの制御電極に接続されていることも好ましいものである。
【0014】
更に、前記駆動トランジスタの前記一方の主電極(ドレイン)と信号線(Idata、d(x,y))との間に第2導電型の行選択用スイッチングトランジスタM3が設けられ、
前記表示素子(EL)に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタM4が設けられ、
前記第2導電型のスイッチングトランジスタM2bの制御電極と、前記行選択用スイッチングトランジスタM3の制御電極と、前記発光選択用スイッチングトランジスタM4の制御電極とが、共通に第2の走査信号線に接続されていることも好ましいものである。
【0015】
そして、図2に示すように、前記第1導電型のスイッチングトランジスタがオンからオフに遷移する時刻(P2がローレベルからハイレベルに遷移するタイミング)の後に、前記第2導電型のスイッチングトランジスタがオンからオフに遷移する(P2がハイレベルからローレベルに遷移する)ことも好ましいものである。
【0016】
或いは、図9を参照して後述するように、前記第2導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの一方の主電極に接続されていることも好ましいものである。
【0017】
図9の場合も、前記駆動トランジスタの前記一方の主電極と信号線との間に第2導電型の行選択用スイッチングトランジスタが設けられ、
前記表示素子に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタが設けられ、
前記第2導電型のスイッチングトランジスタの制御電極と、前記行選択用スイッチングトランジスタの制御電極と、前記発光選択用スイッチングトランジスタの制御電極とが、共通に第2の走査信号線に接続されていることが好ましいものである。
【0018】
図10、11を参照して後述するように、前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が電圧バッファXの出力端子に接続され、
前記電圧バッファの入力端子が信号線(Idata、d(x,y))に接続されていることも好ましいものである。
【0019】
そして、図10に示すように、前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方がソースホロワ回路の出力端子に接続され、前記ソースホロワ回路の入力端子が信号線に接続されていることも好ましいものである。
【0020】
また、図11に示すように、前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が帰還型オペアンプの出力端子に接続され、前記帰還型オペアンプの入力端子が信号線に接続されていることも好ましいものである。
【0021】
そして、本願発明においては、第1導電型の駆動トランジスタと前記第1導電型のスイッチングトランジスタはPチャンネル型の薄膜トランジスタであり、前記第2導電型のスイッチングトランジスタはNチャンネル型の薄膜トランジスタであることも好ましいものである。
【発明の効果】
【0022】
本発明によれば、暗時の駆動電流を抑制し、不要なリーク電流を抑制できる。
【発明を実施するための最良の形態】
【0023】
本発明者は図6に示す画素回路において、駆動トランジスタとして低温ポリシリコンを用いたp型のMOSトランジスタを採用し、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとして低温ポリシリコンを用いたn型のMOSトランジスタを採用して画素回路を作製した。この場合にはスイッチングに伴うゲート−ソース間保持電圧の低下により黒表示時に十分な暗さが達成されなかった。これは、表示装置や露光装置や露光光源に用いた場合、コントラストの低下をもたらすことになる。
【0024】
また、駆動トランジスタとして低温ポリシリコンを用いたp型のMOSトランジスタを採用し、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとして低温ポリシリコンを用いたp型のMOSトランジスタを採用して画素回路を作製した。この場合には、黒表示時に十分な暗さが得られたが、スイッチングトランジスタを介したリーク電流が生じることを見出した。
【0025】
以下、このような課題を解決するための好適な実施形態について、図面を参照して詳述する。
【0026】
本発明の好適な実施形態によれば、スイッチングに伴う保持電圧の変動によるコントラストの低下抑制とリーク電流の発生抑制を行うことができる。
【0027】
(第1の実施形態)
図1は本発明の第1の実施形態に係わる画素回路の一構成例を示す図である。図2は図1の画素回路の動作を説明するためのタイミングチャートである。
【0028】
図3は本発明に係わるアクティブマトリクス電界発光表示装置の構成を示す構成図である。
【0029】
図3において、1はマトリクス状に配された画素回路、2は列方向に配された画素回路1に接続され、画素回路1に信号線d(x,y)を介して線順次データ線電流信号Idataを供給する信号線駆動回路としての電圧−電流変換回路、3は電圧−電流変換回路2に接続される列シフトレジスタ、4は行方向に配された画素回路1に接続され、画素回路1に行走査信号P1、行走査信号P2を出力する走査線駆動回路としての行シフトレジスタである。画素回路1の複数がマトリクス状に配されて画素部を構成する。
【0030】
図4は線順次データ線信号の発生動作を説明するためのタイミングチャートである。列シフトレジスタ3にはクロック信号Kが入力され、ビデオ(video)信号は電圧−電流変換回路2に入力され、列シフトレジスタ3からの信号SP(n−1)〜SP(n+1)に基づいて各画素回路の列に線順次データ線電流信号Idata(d(n−1)〜d(n+1))を供給する。
【0031】
図5は後述する図1に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。行シフトレジスタ4にはクロック信号LKが入力され、行シフトレジスタ4から画素回路1の行に行走査信号P1(P1(m−1)〜P1(m+1))、行走査信号P2(P2(m−1)〜P2(m+1))が順次出力される。
【0032】
ここで、図6は本発明の実施形態に対する比較例の画素回路の構成を示す図である。図7は図6の画素回路の動作を説明するためのタイミングチャートである。図8は図6に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。
【0033】
図6の比較例は図12に示した画素回路と電流信号Idataのプログラミング動作についての基本構成は同じであり、図12のスイッチ32はnMOSトランジスタM2、スイッチ37はnMOSトランジスタM3、スイッチ30はpMOSトランジスタM1に対応するものとみなすことができる。
【0034】
まず、本実施形態の説明に先立って、本発明の構成についての理解を容易にするために、比較例について説明する。
【0035】
今、x列y行の画素を黒表示にする場合におけるx列y行の図6に示す画素回路の動作を考えると、図7において、行走査信号P1がハイレベルとなると、第1のプログラム(行選択)用スイッチとなるnMOSトランジスタM3がオン、発光選択用スイッチとなるpMOSトランジスタM4がオフする。また行走査信号P2がハイレベルになると、第2のプログラム用スイッチとなるnMOSトランジスタM2がオンする。そして、駆動トランジスタとなるpMOSトランジスタM1のゲートに接続されている容量C1の電圧は、能動素子としての電界発光素子ELを駆動する電流がpMOSトランジスタM1を介して流れるに十分なゲート−ソース電圧に設定される。次に、行走査信号P2がロウレベルになると、第2のプログラム用スイッチとなるnMOSトランジスタM2がオフし、容量C1の電圧が保持される。これまでの期間をプログラミング期間とよぶ。
【0036】
その後、行走査信号P1がロウレベルになると、第1のプログラム(行選択)用スイッチとなるnMOSトランジスタM3がオフ、発光選択用スイッチとなるpMOSトランジスタM4がオンする。駆動用トランジスタM1のゲート電位により電界発光素子ELへの駆動電流の供給が制御され、電界発光素子ELに流れる電流が制御される。電界発光素子ELが発光(黒表示データの場合は非発光)している期間を発光期間とよぶ。
【0037】
ここで、図6の画素回路では、容量C1の電圧を安定して保持するために、第2のプログラム用スイッチとなるトランジスタはリーク電流の少ないnMOSトランジスタを用いている。リーク電流が大きいと発光期間における駆動電流が変動することになるからである。
【0038】
しかしながら、図7に示すようにプログラミング期間でnMOSトランジスタM2のゲートがハイレベルからロウレベルに切り替わると、nMOSトランジスタM2のゲート−ドレイン間の寄生容量により容量C1の電位が振られて保持されるべき電圧Vd(x,y)がVM分低下し、それにより駆動トランジスタM1を流れる電流がIM分増加することになる。かかる場合、発光期間においてx列y行の画素が黒表示の場合においてもゲート電位(保持電圧)の低下のためにpMOSトランジスタM4に小電流が流れる。すると、黒表示であるにも係わらず、微小発光が観察される。つまり、最も暗い状態を呈することが正常にできず、コントラスト確保が困難になる。
【0039】
本実施形態では、図1に示すように、容量C1(駆動用トランジスタM1のゲート)と駆動用トランジスタM1のゲートのドレインとの間に接続される第2のプログラム用スイッチを、直列接続されたpMOSトランジスタM2aとnMOSトランジスタM2bとで構成した。すなわち、図1の画素回路の構成と図6の比較例の構成との違いは、図6のnMOSトランジスタM2が、直列接続された2つの互いに導電型の異なる2つのスイッチングトランジスタ(pMOSトランジスタM2aとnMOSトランジスタM2b)とに置き換えられている点である。
【0040】
容量C1に電圧を保持する場合には、プログラミング期間でpMOSトランジスタM2aのゲートはロウレベルからハイレベルとなるので、図7に示す電位変化と逆に、ゲート−ドレイン間の寄生容量により容量C1の電位が振られて保持されるべき電圧Vd(x,y)がVL分上昇し、それにより駆動トランジスタM1を流れる電流がIL分低下することになる。よって、黒表示のときに流れる画素電流をなくす又は減少させることができる。
【0041】
黒表示において、線順次データ線電流信号は電流ゼロが好ましいが実際には回路構成上電流ゼロにすることは困難である。線順次データ線電流信号の電流がゼロにならないと、画素電流Idをゼロにすることはできない。図6の構成ではnMOSトランジスタM2をオフするときに容量C1による保持電圧が振られて低下するので、さらに画素電流Idが上昇し、画素電流Idをゼロにすることはより一層困難になる。
【0042】
第2のプログラム用スイッチの一つを本実施形態のように、pMOSトランジスタにすると、容量C1が振られる電位の方向は逆になるので、線順次データ線電流信号の電流がゼロにならなくとも、容量C1の電位上昇により黒表示のときの画素電流Idをゼロ又は十分小さくすることが可能である。
【0043】
一方、本実施形態で用いたpMOSトランジスタはnMOSトランジスタと比べてリーク電流が大きいが、本実施形態のように、pMOSトランジスタと直列にnMOSトランジスタM2bを追加することでリーク電流が抑えられ、発光期間における保持電圧Vdの安定化を図ることができる。
【0044】
容量C1は個別に容量素子として形成してもよいが、素子として形成しなくとも、ゲート−ドレイン間に形成される寄生容量(ゲート電極とドレイン領域との重なり容量等)を用いてもよい。
【0045】
図13は、低温ポリシリコンを用いた電界効果型薄膜トランジスタとしての、pMOSトランジスタM2a及びnMOSトランジスタM2b部分の製造工程を示す図である。図14は図13の製造方法により作製されたEL表示素子の構成を示す断面図である。
【0046】
図13(a)に示すように、ガラス基板100上にプラズマCVD法を用いてアモルファスシリコン層を堆積した後、レーザー光等により熱処理(レーザーアニール)をしてポリシリコン層とし、パターニングを行って、pMOSトランジスタM2aとnMOSトランジスタM2b用のポリシリコン層を形成する。
【0047】
ここで、必要に応じて、すくなくともいずれか一方のポリシリコン層にソース・ドレインと反対導電型を呈するためのドーパント(リン又はボロン)のチャンネルドープを行って、閾値を調整してもよい。
【0048】
次に図13(b)に示すように、SiO、SiN等のゲート絶縁膜102を形成し、ポリシリコンを形成しパターンニングしてゲート電極103を形成する。
【0049】
図13(c)に示すように、p型不純物(リン等)、n型不純物(ボロン等)をそれぞれイオン注入し熱拡散を行い、pMOSトランジスタM2aのソース、ドレイン領域105とnMOSトランジスタM2bのソース、ドレイン領域104を形成する。
【0050】
図13(d)に示すように、SiO、SiN等の絶縁膜を形成後、コンタクトホールを形成し、ソース、ドレイン電極及び配線となる金属層(メタル層)を積層し、パターンニングする。その後、平坦化膜106を形成後、スルーホールを形成し、不図示のアノード電極を形成しパターンニング後、蒸着やインクジェットのような液体吐出法等により電界発光層(EL層)107を形成し、ITO膜108を形成する。EL層はいわゆる有機LEDを構成する複数の層からなることが好ましく、更には、画素毎にEL層が分断され独立していることが好ましいものである。
【0051】
図14に示すように、基板100をガラス容器109とガラス封止してEL表示素子を完成する。
【0052】
以上説明した実施形態では、pMOSトランジスタの方が桁違いにnMOSトランジスタより、リーク電流が大きいものが作製された。しかしながら、製造プロセスによっては、逆にnMOSトランジスタのリーク電流がpMOSトランジスタのそれより、大きいトランジスタが出来ることもある。このような場合にも本発明は好適に用いられる。
【0053】
(第2の実施形態)
図9は本発明の第2の実施形態に係わる画素回路の一構成例を示す図である。画素回路を動作させる信号は図2に示すものと同じである。上記第1の実施形態では図1に示すように、pMOSトランジスタM2aをpMOSトランジスタM1のゲートに接続し、nMOSトランジスタM2bをpMOSトランジスタM1のドレインに接続したが、本実施形態では図9に示すように、nMOSトランジスタM2bをpMOSトランジスタM1のゲートに接続し、pMOSトランジスタM2aをpMOSトランジスタM1のドレインに接続した。
【0054】
それ以外の構成は第1の実施形態と同様である。
このような接続形態の画素回路でも、オン状態のnMOSトランジスタM2bのフィードスルーによって、第1の実施形態と類似した作用効果を得ることができる。
【0055】
(第3の実施形態)
図1又は図9に示した画素回路を動作させるには線順次データ線電流信号によって容量C1及び配線の交差等による寄生容量を充電することが求められる。高コントラスト比を得るためには画素回路1は小電流での制御が求められるが、小電流で容量C1及び寄生容量の充電時間が長くなり、一水平走査期間での小電流設定動作が不十分になることがある。これは各行の画素回路1の電流駆動トランジスタM1の閾電圧バラツキΔVthが大きいTFT回路ではさらに顕著な問題となる。一方、容量C1は映像信号Videoの1フレーム期間の電流駆動動作を保持しなければならないため容量値をあまり小さくできない。
【0056】
本実施形態では画素回路に入力する電流信号が小電流であっても、設定動作時間の短縮が可能な構成を提供するものである。本実施形態のように、画素回路に電圧バッファを付加する構成は例えば特開2004−118181号公報に開示されている。電圧バッファとしてはソースホロワ回路や帰還型オペアンプを用いることができる。以下に述べるこれらの回路は、駆動トランジスタ又は能動素子に流れる電流を検知して、その結果に基づいた電圧信号を、駆動トランジスタの制御電極であるゲートに入力する帰還型回路とみなすこともできる。これにより、駆動トランジスタの閾値電圧や増幅特性の、駆動トランジスタ毎のばらつきによる能動素子駆動電流のばらつきを補償することができる。
【0057】
図10は本発明の第3の実施形態に係わる画素回路及び電圧バッファ回路の一構成例を示す図である。
【0058】
本実施形態では、画素回路列ごとに入力電圧によって出力電圧が決まる電圧バッファXを設けた。電圧バッファXはpMOSトランジスタと電流源とから構成されるソースホロワ回路からなる。電圧バッファXの出力端子側(pMOSトランジスタと電流源との接続点)はnMOSトランジスタM2bに接続され、入力端子側(pMOSトランジスタのゲート)は線順次データ線電流信号Idataの入力信号線に接続される。
【0059】
それ以外の構成は第1の実施形態と同様である。
【0060】
また、ソースホロワ回路に代えて、図11に示すように、電圧バッファとして帰還型オぺアンプを用いてもよい。
【0061】
この場合も、図11に示した部分以外の構成は第1の実施形態と同様である。
【0062】
本実施形態によれば、電圧バッファの作用により、駆動トランジスタM1のドレインと同電位の電圧が容量C1に保持されることになり、画素回路にプログラミングされる電流信号Idataに対応した電流を能動素子ELに流すことができる。
【0063】
こうして、第1、第2の実施形態と同様に、駆動トランジスタの画素毎の特性ばらつきによる悪影響を抑制した駆動を行うことができる。
【0064】
以上説明した各実施形態では、駆動トランジスタM1としてpMOSトランジスタを用いた例を挙げたが、駆動トランジスタM1としてnMOSトランジスタを用いた場合には、能動素子や信号や電源の極性を逆にすればよい。具体的には、駆動用nMOSトランジスタのドレインを能動素子としてのLEDのカソード側に接続し、LEDのアノードを高電位電源に接続し、駆動用nMOSトランジスタのソースを低電位電源に接続すればよい。
【0065】
また、本発明の負荷として用いられる能動素子としては、無機LEDや有機LED(有機EL)や電子放出素子や半導体レーザーなどの各種放出素子を用いることができる。
【0066】
更に、本発明は、いわゆる低温ポリシリコンに代表される結晶粒界を含む結晶性半導体薄膜トランジスタに好適に用いられるが、本発明の回路構成は、アモルファスシリコンTFTや単結晶シリコンTFTや高温ポリシリコンTFTなどでも構成されうる。
【産業上の利用可能性】
【0067】
本発明は、とりわけ、能動素子として、電界発光素子(EL素子)等の電流駆動型発光素子を用いた、アクティブマトリクス型表示装置に用いられて好適である。
【図面の簡単な説明】
【0068】
【図1】本発明の第1の実施形態に係わる画素回路の一構成例を示す図である。
【図2】本発明の第1の実施形態に係わる画素回路の動作を説明するためのタイミングチャートである。
【図3】本発明に係わるアクティブマトリクス電界発光表示装置の構成を示す構成図である。
【図4】線順次データ線信号の発生動作を説明するためのタイミングチャートである。
【図5】図1に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。
【図6】本発明の第1の実施形態に係わる比較例の構成を示す図である。
【図7】図6の画素回路の動作を説明するためのタイミングチャートである。
【図8】図6に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。
【図9】本発明の第2の実施形態に係わる画素回路の一構成例を示す図である。
【図10】本発明の第3の実施形態に係わる画素回路及び電圧バッファ回路の一構成例を示す図である。
【図11】本発明の第3の実施形態に係わる画素回路及び電圧バッファ回路の変形例を示す図である。
【図12】従来の画素回路の回路図である。
【図13】本発明に用いられるpMOSトランジスタM2aとnMOSトランジスタM2b部分の製造工程を示す図である。
【図14】図13の製造方法により作製されたEL表示素子の構成を示す断面図である。
【符号の説明】
【0069】
1 画素回路
2 信号線駆動回路
3 列シフトレジスタ
4 行シフトレジスタ
M1 駆動トランジスタ
C1 容量
M2a、M2b スイッチ
EL 負荷(表示素子)
【技術分野】
【0001】
本発明は、テレビ受像機、コンピュータや携帯電話やデジタルカメラやデジタルビデオカメラなどのモニター、電子写真プリンタ用の露光装置、ホトリソグラフィー用の露光光源他に用いられるアクティブマトリクス型表示装置及び負荷の駆動装置に係わり、特に電流駆動型表示素子に好適に用いられるアクティブマトリクス型表示装置及び負荷の駆動装置に関する。
【背景技術】
【0002】
アクティブマトリクス電界発光表示装置(active matrix electroluminescent display device)としては、例えば、特許文献1に示す装置がある。図12は従来の画素回路の回路図である。
【0003】
図12に示す回路動作は、スイッチ(トランジスタ)37、32を閉じ、スイッチ(トランジスタ)33を開いて能動素子としての電界発光素子20の発光に必要な素子電流に対応する入力信号Iinを入力する。定常状態におけるキャパシタンス38の両端電圧が駆動トランジスタ30のチャネルを流れる電流を駆動するのに必要なゲート−ソース電圧になる。そして、スイッチ37、32を開くと入力信号Iinに従って決定されるゲート−ソース電圧がキャパシタンス38に保持される。
【0004】
次にスイッチ33を閉じると、保持された電圧レベルに応じた駆動電流が駆動トランジスタ30を介して電界発光素子20に流れ発光する。34は電界発光素子20のアノード側の電圧(V2)を設定する電源線34、31はトランジスタのソース側の電圧(V1)を設定する電源線31である。
【0005】
上記特許文献1には、トランジスタ32、37、30としてn型のMOSトランジスタ、トランジスタ33としてp型のMOSトランジスタを用いることの記載がある。
【0006】
また、駆動トランジスタとしてp型のMOSトランジスタを用い、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとしてp型のMOSトランジスタを用いた画素回路も知られている。(特許文献2参照)
【特許文献1】特表2002−517806号公報
【特許文献2】国際公開番号WO01/91094号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
アクティブマトリクス型表示装置及び負荷としての能動素子の駆動装置では、暗時の駆動電流をゼロとし、不要なリーク電流による駆動電流の変動を防止するという2つの観点で、未だ改善の余地があった。
【課題を解決するための手段】
【0008】
本発明の目的は、暗時の駆動電流を抑制し、不要なリーク電流を抑制できるアクティブマトリクス型表示装置及び負荷の駆動装置を提供することにある。
【0009】
本発明の別の目的はスイッチングに伴う保持電圧の変動による暗時の輝度を低下させることができ、且つ不要なリーク電流による輝度の変動を抑制することができるアクティブマトリクス型表示装置及び負荷の駆動装置を提供することにある。
【0010】
本願第1発明は、アクティブマトリクス型表示装置であって、マトリクス状に配された複数の画素回路を有し、
前記画素回路が、
表示素子と、
該表示素子に流れる電流を制御する第1導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、
を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする。
【0011】
本願第2発明は、負荷素子の駆動装置であって、
該負荷に流れる電流を制御するための第1導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、
を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする。
【0012】
ここで、後で図1を参照して詳述するように、前記第1導電型のスイッチングトランジスタM2a及び前記第2導電型のスイッチングトランジスタM2bの他方の主電極のうちのもう片方が前記駆動トランジスタM1の一方の主電極(ドレイン)に接続されており、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタを共にオンすることにより、前記駆動トランジスタの前記制御電極(ゲート)と前記一方の主電極(ドレイン)とを短絡するように構成されていることも好ましいものである。
【0013】
また、前記第1導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの制御電極に接続されていることも好ましいものである。
【0014】
更に、前記駆動トランジスタの前記一方の主電極(ドレイン)と信号線(Idata、d(x,y))との間に第2導電型の行選択用スイッチングトランジスタM3が設けられ、
前記表示素子(EL)に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタM4が設けられ、
前記第2導電型のスイッチングトランジスタM2bの制御電極と、前記行選択用スイッチングトランジスタM3の制御電極と、前記発光選択用スイッチングトランジスタM4の制御電極とが、共通に第2の走査信号線に接続されていることも好ましいものである。
【0015】
そして、図2に示すように、前記第1導電型のスイッチングトランジスタがオンからオフに遷移する時刻(P2がローレベルからハイレベルに遷移するタイミング)の後に、前記第2導電型のスイッチングトランジスタがオンからオフに遷移する(P2がハイレベルからローレベルに遷移する)ことも好ましいものである。
【0016】
或いは、図9を参照して後述するように、前記第2導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの一方の主電極に接続されていることも好ましいものである。
【0017】
図9の場合も、前記駆動トランジスタの前記一方の主電極と信号線との間に第2導電型の行選択用スイッチングトランジスタが設けられ、
前記表示素子に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタが設けられ、
前記第2導電型のスイッチングトランジスタの制御電極と、前記行選択用スイッチングトランジスタの制御電極と、前記発光選択用スイッチングトランジスタの制御電極とが、共通に第2の走査信号線に接続されていることが好ましいものである。
【0018】
図10、11を参照して後述するように、前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が電圧バッファXの出力端子に接続され、
前記電圧バッファの入力端子が信号線(Idata、d(x,y))に接続されていることも好ましいものである。
【0019】
そして、図10に示すように、前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方がソースホロワ回路の出力端子に接続され、前記ソースホロワ回路の入力端子が信号線に接続されていることも好ましいものである。
【0020】
また、図11に示すように、前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が帰還型オペアンプの出力端子に接続され、前記帰還型オペアンプの入力端子が信号線に接続されていることも好ましいものである。
【0021】
そして、本願発明においては、第1導電型の駆動トランジスタと前記第1導電型のスイッチングトランジスタはPチャンネル型の薄膜トランジスタであり、前記第2導電型のスイッチングトランジスタはNチャンネル型の薄膜トランジスタであることも好ましいものである。
【発明の効果】
【0022】
本発明によれば、暗時の駆動電流を抑制し、不要なリーク電流を抑制できる。
【発明を実施するための最良の形態】
【0023】
本発明者は図6に示す画素回路において、駆動トランジスタとして低温ポリシリコンを用いたp型のMOSトランジスタを採用し、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとして低温ポリシリコンを用いたn型のMOSトランジスタを採用して画素回路を作製した。この場合にはスイッチングに伴うゲート−ソース間保持電圧の低下により黒表示時に十分な暗さが達成されなかった。これは、表示装置や露光装置や露光光源に用いた場合、コントラストの低下をもたらすことになる。
【0024】
また、駆動トランジスタとして低温ポリシリコンを用いたp型のMOSトランジスタを採用し、その駆動トランジスタのゲート−ドレイン間を短絡するためのスイッチングトランジスタとして低温ポリシリコンを用いたp型のMOSトランジスタを採用して画素回路を作製した。この場合には、黒表示時に十分な暗さが得られたが、スイッチングトランジスタを介したリーク電流が生じることを見出した。
【0025】
以下、このような課題を解決するための好適な実施形態について、図面を参照して詳述する。
【0026】
本発明の好適な実施形態によれば、スイッチングに伴う保持電圧の変動によるコントラストの低下抑制とリーク電流の発生抑制を行うことができる。
【0027】
(第1の実施形態)
図1は本発明の第1の実施形態に係わる画素回路の一構成例を示す図である。図2は図1の画素回路の動作を説明するためのタイミングチャートである。
【0028】
図3は本発明に係わるアクティブマトリクス電界発光表示装置の構成を示す構成図である。
【0029】
図3において、1はマトリクス状に配された画素回路、2は列方向に配された画素回路1に接続され、画素回路1に信号線d(x,y)を介して線順次データ線電流信号Idataを供給する信号線駆動回路としての電圧−電流変換回路、3は電圧−電流変換回路2に接続される列シフトレジスタ、4は行方向に配された画素回路1に接続され、画素回路1に行走査信号P1、行走査信号P2を出力する走査線駆動回路としての行シフトレジスタである。画素回路1の複数がマトリクス状に配されて画素部を構成する。
【0030】
図4は線順次データ線信号の発生動作を説明するためのタイミングチャートである。列シフトレジスタ3にはクロック信号Kが入力され、ビデオ(video)信号は電圧−電流変換回路2に入力され、列シフトレジスタ3からの信号SP(n−1)〜SP(n+1)に基づいて各画素回路の列に線順次データ線電流信号Idata(d(n−1)〜d(n+1))を供給する。
【0031】
図5は後述する図1に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。行シフトレジスタ4にはクロック信号LKが入力され、行シフトレジスタ4から画素回路1の行に行走査信号P1(P1(m−1)〜P1(m+1))、行走査信号P2(P2(m−1)〜P2(m+1))が順次出力される。
【0032】
ここで、図6は本発明の実施形態に対する比較例の画素回路の構成を示す図である。図7は図6の画素回路の動作を説明するためのタイミングチャートである。図8は図6に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。
【0033】
図6の比較例は図12に示した画素回路と電流信号Idataのプログラミング動作についての基本構成は同じであり、図12のスイッチ32はnMOSトランジスタM2、スイッチ37はnMOSトランジスタM3、スイッチ30はpMOSトランジスタM1に対応するものとみなすことができる。
【0034】
まず、本実施形態の説明に先立って、本発明の構成についての理解を容易にするために、比較例について説明する。
【0035】
今、x列y行の画素を黒表示にする場合におけるx列y行の図6に示す画素回路の動作を考えると、図7において、行走査信号P1がハイレベルとなると、第1のプログラム(行選択)用スイッチとなるnMOSトランジスタM3がオン、発光選択用スイッチとなるpMOSトランジスタM4がオフする。また行走査信号P2がハイレベルになると、第2のプログラム用スイッチとなるnMOSトランジスタM2がオンする。そして、駆動トランジスタとなるpMOSトランジスタM1のゲートに接続されている容量C1の電圧は、能動素子としての電界発光素子ELを駆動する電流がpMOSトランジスタM1を介して流れるに十分なゲート−ソース電圧に設定される。次に、行走査信号P2がロウレベルになると、第2のプログラム用スイッチとなるnMOSトランジスタM2がオフし、容量C1の電圧が保持される。これまでの期間をプログラミング期間とよぶ。
【0036】
その後、行走査信号P1がロウレベルになると、第1のプログラム(行選択)用スイッチとなるnMOSトランジスタM3がオフ、発光選択用スイッチとなるpMOSトランジスタM4がオンする。駆動用トランジスタM1のゲート電位により電界発光素子ELへの駆動電流の供給が制御され、電界発光素子ELに流れる電流が制御される。電界発光素子ELが発光(黒表示データの場合は非発光)している期間を発光期間とよぶ。
【0037】
ここで、図6の画素回路では、容量C1の電圧を安定して保持するために、第2のプログラム用スイッチとなるトランジスタはリーク電流の少ないnMOSトランジスタを用いている。リーク電流が大きいと発光期間における駆動電流が変動することになるからである。
【0038】
しかしながら、図7に示すようにプログラミング期間でnMOSトランジスタM2のゲートがハイレベルからロウレベルに切り替わると、nMOSトランジスタM2のゲート−ドレイン間の寄生容量により容量C1の電位が振られて保持されるべき電圧Vd(x,y)がVM分低下し、それにより駆動トランジスタM1を流れる電流がIM分増加することになる。かかる場合、発光期間においてx列y行の画素が黒表示の場合においてもゲート電位(保持電圧)の低下のためにpMOSトランジスタM4に小電流が流れる。すると、黒表示であるにも係わらず、微小発光が観察される。つまり、最も暗い状態を呈することが正常にできず、コントラスト確保が困難になる。
【0039】
本実施形態では、図1に示すように、容量C1(駆動用トランジスタM1のゲート)と駆動用トランジスタM1のゲートのドレインとの間に接続される第2のプログラム用スイッチを、直列接続されたpMOSトランジスタM2aとnMOSトランジスタM2bとで構成した。すなわち、図1の画素回路の構成と図6の比較例の構成との違いは、図6のnMOSトランジスタM2が、直列接続された2つの互いに導電型の異なる2つのスイッチングトランジスタ(pMOSトランジスタM2aとnMOSトランジスタM2b)とに置き換えられている点である。
【0040】
容量C1に電圧を保持する場合には、プログラミング期間でpMOSトランジスタM2aのゲートはロウレベルからハイレベルとなるので、図7に示す電位変化と逆に、ゲート−ドレイン間の寄生容量により容量C1の電位が振られて保持されるべき電圧Vd(x,y)がVL分上昇し、それにより駆動トランジスタM1を流れる電流がIL分低下することになる。よって、黒表示のときに流れる画素電流をなくす又は減少させることができる。
【0041】
黒表示において、線順次データ線電流信号は電流ゼロが好ましいが実際には回路構成上電流ゼロにすることは困難である。線順次データ線電流信号の電流がゼロにならないと、画素電流Idをゼロにすることはできない。図6の構成ではnMOSトランジスタM2をオフするときに容量C1による保持電圧が振られて低下するので、さらに画素電流Idが上昇し、画素電流Idをゼロにすることはより一層困難になる。
【0042】
第2のプログラム用スイッチの一つを本実施形態のように、pMOSトランジスタにすると、容量C1が振られる電位の方向は逆になるので、線順次データ線電流信号の電流がゼロにならなくとも、容量C1の電位上昇により黒表示のときの画素電流Idをゼロ又は十分小さくすることが可能である。
【0043】
一方、本実施形態で用いたpMOSトランジスタはnMOSトランジスタと比べてリーク電流が大きいが、本実施形態のように、pMOSトランジスタと直列にnMOSトランジスタM2bを追加することでリーク電流が抑えられ、発光期間における保持電圧Vdの安定化を図ることができる。
【0044】
容量C1は個別に容量素子として形成してもよいが、素子として形成しなくとも、ゲート−ドレイン間に形成される寄生容量(ゲート電極とドレイン領域との重なり容量等)を用いてもよい。
【0045】
図13は、低温ポリシリコンを用いた電界効果型薄膜トランジスタとしての、pMOSトランジスタM2a及びnMOSトランジスタM2b部分の製造工程を示す図である。図14は図13の製造方法により作製されたEL表示素子の構成を示す断面図である。
【0046】
図13(a)に示すように、ガラス基板100上にプラズマCVD法を用いてアモルファスシリコン層を堆積した後、レーザー光等により熱処理(レーザーアニール)をしてポリシリコン層とし、パターニングを行って、pMOSトランジスタM2aとnMOSトランジスタM2b用のポリシリコン層を形成する。
【0047】
ここで、必要に応じて、すくなくともいずれか一方のポリシリコン層にソース・ドレインと反対導電型を呈するためのドーパント(リン又はボロン)のチャンネルドープを行って、閾値を調整してもよい。
【0048】
次に図13(b)に示すように、SiO、SiN等のゲート絶縁膜102を形成し、ポリシリコンを形成しパターンニングしてゲート電極103を形成する。
【0049】
図13(c)に示すように、p型不純物(リン等)、n型不純物(ボロン等)をそれぞれイオン注入し熱拡散を行い、pMOSトランジスタM2aのソース、ドレイン領域105とnMOSトランジスタM2bのソース、ドレイン領域104を形成する。
【0050】
図13(d)に示すように、SiO、SiN等の絶縁膜を形成後、コンタクトホールを形成し、ソース、ドレイン電極及び配線となる金属層(メタル層)を積層し、パターンニングする。その後、平坦化膜106を形成後、スルーホールを形成し、不図示のアノード電極を形成しパターンニング後、蒸着やインクジェットのような液体吐出法等により電界発光層(EL層)107を形成し、ITO膜108を形成する。EL層はいわゆる有機LEDを構成する複数の層からなることが好ましく、更には、画素毎にEL層が分断され独立していることが好ましいものである。
【0051】
図14に示すように、基板100をガラス容器109とガラス封止してEL表示素子を完成する。
【0052】
以上説明した実施形態では、pMOSトランジスタの方が桁違いにnMOSトランジスタより、リーク電流が大きいものが作製された。しかしながら、製造プロセスによっては、逆にnMOSトランジスタのリーク電流がpMOSトランジスタのそれより、大きいトランジスタが出来ることもある。このような場合にも本発明は好適に用いられる。
【0053】
(第2の実施形態)
図9は本発明の第2の実施形態に係わる画素回路の一構成例を示す図である。画素回路を動作させる信号は図2に示すものと同じである。上記第1の実施形態では図1に示すように、pMOSトランジスタM2aをpMOSトランジスタM1のゲートに接続し、nMOSトランジスタM2bをpMOSトランジスタM1のドレインに接続したが、本実施形態では図9に示すように、nMOSトランジスタM2bをpMOSトランジスタM1のゲートに接続し、pMOSトランジスタM2aをpMOSトランジスタM1のドレインに接続した。
【0054】
それ以外の構成は第1の実施形態と同様である。
このような接続形態の画素回路でも、オン状態のnMOSトランジスタM2bのフィードスルーによって、第1の実施形態と類似した作用効果を得ることができる。
【0055】
(第3の実施形態)
図1又は図9に示した画素回路を動作させるには線順次データ線電流信号によって容量C1及び配線の交差等による寄生容量を充電することが求められる。高コントラスト比を得るためには画素回路1は小電流での制御が求められるが、小電流で容量C1及び寄生容量の充電時間が長くなり、一水平走査期間での小電流設定動作が不十分になることがある。これは各行の画素回路1の電流駆動トランジスタM1の閾電圧バラツキΔVthが大きいTFT回路ではさらに顕著な問題となる。一方、容量C1は映像信号Videoの1フレーム期間の電流駆動動作を保持しなければならないため容量値をあまり小さくできない。
【0056】
本実施形態では画素回路に入力する電流信号が小電流であっても、設定動作時間の短縮が可能な構成を提供するものである。本実施形態のように、画素回路に電圧バッファを付加する構成は例えば特開2004−118181号公報に開示されている。電圧バッファとしてはソースホロワ回路や帰還型オペアンプを用いることができる。以下に述べるこれらの回路は、駆動トランジスタ又は能動素子に流れる電流を検知して、その結果に基づいた電圧信号を、駆動トランジスタの制御電極であるゲートに入力する帰還型回路とみなすこともできる。これにより、駆動トランジスタの閾値電圧や増幅特性の、駆動トランジスタ毎のばらつきによる能動素子駆動電流のばらつきを補償することができる。
【0057】
図10は本発明の第3の実施形態に係わる画素回路及び電圧バッファ回路の一構成例を示す図である。
【0058】
本実施形態では、画素回路列ごとに入力電圧によって出力電圧が決まる電圧バッファXを設けた。電圧バッファXはpMOSトランジスタと電流源とから構成されるソースホロワ回路からなる。電圧バッファXの出力端子側(pMOSトランジスタと電流源との接続点)はnMOSトランジスタM2bに接続され、入力端子側(pMOSトランジスタのゲート)は線順次データ線電流信号Idataの入力信号線に接続される。
【0059】
それ以外の構成は第1の実施形態と同様である。
【0060】
また、ソースホロワ回路に代えて、図11に示すように、電圧バッファとして帰還型オぺアンプを用いてもよい。
【0061】
この場合も、図11に示した部分以外の構成は第1の実施形態と同様である。
【0062】
本実施形態によれば、電圧バッファの作用により、駆動トランジスタM1のドレインと同電位の電圧が容量C1に保持されることになり、画素回路にプログラミングされる電流信号Idataに対応した電流を能動素子ELに流すことができる。
【0063】
こうして、第1、第2の実施形態と同様に、駆動トランジスタの画素毎の特性ばらつきによる悪影響を抑制した駆動を行うことができる。
【0064】
以上説明した各実施形態では、駆動トランジスタM1としてpMOSトランジスタを用いた例を挙げたが、駆動トランジスタM1としてnMOSトランジスタを用いた場合には、能動素子や信号や電源の極性を逆にすればよい。具体的には、駆動用nMOSトランジスタのドレインを能動素子としてのLEDのカソード側に接続し、LEDのアノードを高電位電源に接続し、駆動用nMOSトランジスタのソースを低電位電源に接続すればよい。
【0065】
また、本発明の負荷として用いられる能動素子としては、無機LEDや有機LED(有機EL)や電子放出素子や半導体レーザーなどの各種放出素子を用いることができる。
【0066】
更に、本発明は、いわゆる低温ポリシリコンに代表される結晶粒界を含む結晶性半導体薄膜トランジスタに好適に用いられるが、本発明の回路構成は、アモルファスシリコンTFTや単結晶シリコンTFTや高温ポリシリコンTFTなどでも構成されうる。
【産業上の利用可能性】
【0067】
本発明は、とりわけ、能動素子として、電界発光素子(EL素子)等の電流駆動型発光素子を用いた、アクティブマトリクス型表示装置に用いられて好適である。
【図面の簡単な説明】
【0068】
【図1】本発明の第1の実施形態に係わる画素回路の一構成例を示す図である。
【図2】本発明の第1の実施形態に係わる画素回路の動作を説明するためのタイミングチャートである。
【図3】本発明に係わるアクティブマトリクス電界発光表示装置の構成を示す構成図である。
【図4】線順次データ線信号の発生動作を説明するためのタイミングチャートである。
【図5】図1に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。
【図6】本発明の第1の実施形態に係わる比較例の構成を示す図である。
【図7】図6の画素回路の動作を説明するためのタイミングチャートである。
【図8】図6に示す画素回路の行走査信号の発生動作を説明するためのタイミングチャートである。
【図9】本発明の第2の実施形態に係わる画素回路の一構成例を示す図である。
【図10】本発明の第3の実施形態に係わる画素回路及び電圧バッファ回路の一構成例を示す図である。
【図11】本発明の第3の実施形態に係わる画素回路及び電圧バッファ回路の変形例を示す図である。
【図12】従来の画素回路の回路図である。
【図13】本発明に用いられるpMOSトランジスタM2aとnMOSトランジスタM2b部分の製造工程を示す図である。
【図14】図13の製造方法により作製されたEL表示素子の構成を示す断面図である。
【符号の説明】
【0069】
1 画素回路
2 信号線駆動回路
3 列シフトレジスタ
4 行シフトレジスタ
M1 駆動トランジスタ
C1 容量
M2a、M2b スイッチ
EL 負荷(表示素子)
【特許請求の範囲】
【請求項1】
アクティブマトリクス型表示装置であって、
マトリクス状に配された複数の画素回路を有し、
前記画素回路が、表示素子と、該表示素子に流れる電流を制御する第1導電型の駆動トランジスタと、該駆動トランジスタの制御電極に設けられる容量と、該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とするアクティブマトリクス型表示装置。
【請求項2】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が前記駆動トランジスタの一方の主電極に接続されており、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタを共にオンすることにより、前記駆動トランジスタの前記制御電極と前記一方の主電極とを短絡するように構成されている請求項1記載のアクティブマトリクス型表示装置。
【請求項3】
前記第1導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの前記制御電極に接続されている請求項2記載のアクティブマトリクス型表示装置。
【請求項4】
前記駆動トランジスタの前記一方の主電極と信号線との間に第2導電型の行選択用スイッチングトランジスタが設けられ、
前記表示素子に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタが設けられ、
前記第2導電型のスイッチングトランジスタの制御電極と、前記行選択用スイッチングトランジスタの制御電極と、前記発光選択用スイッチングトランジスタの制御電極とが、共通に第2の走査信号線に接続されている請求項1乃至3のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項5】
前記第1導電型のスイッチングトランジスタがオンからオフに遷移する時刻の後に、前記第2導電型のスイッチングトランジスタがオンからオフに遷移する請求項2乃至4のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項6】
前記第2導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの前記制御電極に接続されている請求項2乃至5のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項7】
前記駆動トランジスタの前記一方の主電極と信号線との間に第2導電型の行選択用スイッチングトランジスタが設けられ、
前記表示素子に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタが設けられ、
前記第2導電型のスイッチングトランジスタの制御電極と、前記行選択用スイッチングトランジスタの制御電極と、前記発光選択用スイッチングトランジスタの制御電極とが、共通に第2の走査信号線に接続されている請求項6記載のアクティブマトリクス型表示装置。
【請求項8】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が電圧バッファの出力端子に接続され、
前記電圧バッファの入力端子が信号線に接続されている請求項1乃至7のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項9】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方がソースホロワ回路の出力端子に接続され、
前記ソースホロワ回路の入力端子が信号線に接続されている請求項1乃至7のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項10】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が帰還型オペアンプの出力端子に接続され、
前記帰還型オペアンプの入力端子が信号線に接続されている請求項1乃至7のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項11】
第1導電型の駆動トランジスタと前記第1導電型のスイッチングトランジスタはPチャンネル型の薄膜トランジスタであり、前記第2導電型のスイッチングトランジスタはNチャンネル型の薄膜トランジスタである請求項1乃至10のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項12】
負荷の駆動装置であって、
該負荷に流れる電流を制御するための第1導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする負荷の駆動装置。
【請求項13】
前記第1導電型の駆動トランジスタと、前記容量と、前記スイッチと、を有する画素回路の複数が、マトリクス状に配置されている請求項12に記載の負荷の駆動装置。
【請求項1】
アクティブマトリクス型表示装置であって、
マトリクス状に配された複数の画素回路を有し、
前記画素回路が、表示素子と、該表示素子に流れる電流を制御する第1導電型の駆動トランジスタと、該駆動トランジスタの制御電極に設けられる容量と、該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とするアクティブマトリクス型表示装置。
【請求項2】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が前記駆動トランジスタの一方の主電極に接続されており、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタを共にオンすることにより、前記駆動トランジスタの前記制御電極と前記一方の主電極とを短絡するように構成されている請求項1記載のアクティブマトリクス型表示装置。
【請求項3】
前記第1導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの前記制御電極に接続されている請求項2記載のアクティブマトリクス型表示装置。
【請求項4】
前記駆動トランジスタの前記一方の主電極と信号線との間に第2導電型の行選択用スイッチングトランジスタが設けられ、
前記表示素子に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタが設けられ、
前記第2導電型のスイッチングトランジスタの制御電極と、前記行選択用スイッチングトランジスタの制御電極と、前記発光選択用スイッチングトランジスタの制御電極とが、共通に第2の走査信号線に接続されている請求項1乃至3のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項5】
前記第1導電型のスイッチングトランジスタがオンからオフに遷移する時刻の後に、前記第2導電型のスイッチングトランジスタがオンからオフに遷移する請求項2乃至4のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項6】
前記第2導電型のスイッチングトランジスタの他方の主電極が前記駆動トランジスタの前記制御電極に接続されている請求項2乃至5のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項7】
前記駆動トランジスタの前記一方の主電極と信号線との間に第2導電型の行選択用スイッチングトランジスタが設けられ、
前記表示素子に流れる電流の経路に第1導電型の発光選択用スイッチングトランジスタが設けられ、
前記第2導電型のスイッチングトランジスタの制御電極と、前記行選択用スイッチングトランジスタの制御電極と、前記発光選択用スイッチングトランジスタの制御電極とが、共通に第2の走査信号線に接続されている請求項6記載のアクティブマトリクス型表示装置。
【請求項8】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が電圧バッファの出力端子に接続され、
前記電圧バッファの入力端子が信号線に接続されている請求項1乃至7のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項9】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方がソースホロワ回路の出力端子に接続され、
前記ソースホロワ回路の入力端子が信号線に接続されている請求項1乃至7のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項10】
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちのもう片方が帰還型オペアンプの出力端子に接続され、
前記帰還型オペアンプの入力端子が信号線に接続されている請求項1乃至7のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項11】
第1導電型の駆動トランジスタと前記第1導電型のスイッチングトランジスタはPチャンネル型の薄膜トランジスタであり、前記第2導電型のスイッチングトランジスタはNチャンネル型の薄膜トランジスタである請求項1乃至10のいずれか1項に記載のアクティブマトリクス型表示装置。
【請求項12】
負荷の駆動装置であって、
該負荷に流れる電流を制御するための第1導電型の駆動トランジスタと、
該駆動トランジスタの制御電極に設けられる容量と、
該駆動トランジスタの該制御電極に接続され、該容量に駆動制御信号を保持させるためのスイッチと、を備えており、
前記スイッチが、一方の主電極同士が接続されて直列接続された第1導電型のスイッチングトランジスタと第2導電型のスイッチングトランジスタとを含み、
前記第1導電型のスイッチングトランジスタ及び前記第2導電型のスイッチングトランジスタの他方の主電極のうちの片方が前記駆動トランジスタの前記制御電極に接続されていることを特徴とする負荷の駆動装置。
【請求項13】
前記第1導電型の駆動トランジスタと、前記容量と、前記スイッチと、を有する画素回路の複数が、マトリクス状に配置されている請求項12に記載の負荷の駆動装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2006−39521(P2006−39521A)
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願番号】特願2005−177960(P2005−177960)
【出願日】平成17年6月17日(2005.6.17)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願日】平成17年6月17日(2005.6.17)
【出願人】(000001007)キヤノン株式会社 (59,756)
【Fターム(参考)】
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