アクティブマトリクス型表示装置
【課題】 画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、画素回路の異常に伴う表示不良の発生を防止する。
【解決手段】 供給電流に応じて発光する表示素子ＯＥＬＤを有する複数の画素部ＰＸを基板上にマトリクス状に配設したアクティブマトリクス型表示装置において、一部の画素部には、この画素部の不良による尾を引いた輝線表示を防止するためのリペア処理が施されているとともに、前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部ＰＸ’が形成され、前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされているアクティブマトリクス型表示装置である。
【解決手段】 供給電流に応じて発光する表示素子ＯＥＬＤを有する複数の画素部ＰＸを基板上にマトリクス状に配設したアクティブマトリクス型表示装置において、一部の画素部には、この画素部の不良による尾を引いた輝線表示を防止するためのリペア処理が施されているとともに、前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部ＰＸ’が形成され、前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされているアクティブマトリクス型表示装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機エレクトロルミネッセンス（以下、ＥＬと称する）素子のような自己発光素子を含む表示画素をマトリクス状に配列して表示画面を構成したアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（ＥＬ）表示装置では、駆動電流がばらつくと、輝度むら等の画質不良が生じる。それゆえ、この表示装置でアクティブマトリクス駆動方式を採用した場合には、駆動電流の大きさを制御する駆動制御素子の特性が各画素間でほぼ同一であることが要求される。しかしながら、この表示装置では、通常、駆動制御素子をガラス基板などの絶縁体上に形成するため、その特性にばらつきを生じ易い。
【０００３】
以下の特許文献１には、カレントコピー型の回路を画素回路に採用した有機ＥＬ表示装置が記載されている。このカレントコピー型の画素回路は、駆動制御素子であるｎチャネル電界効果トランジスタ（ＦＥＴ）と、有機ＥＬ素子と、キャパシタと、出力制御スイッチと、映像信号供給制御スイッチと、ダイオード接続スイッチとを含んでいる。
【０００４】
駆動制御素子のソースは低電位の第１電源線に接続されており、キャパシタは駆動制御素子のゲートと第１電源線との間に接続されている。出力制御スイッチは駆動制御素子のドレインと有機ＥＬ素子の陰極との間に接続されており、有機ＥＬ素子の陽極はより高電位の第２電源線に接続されている。映像信号供給制御スイッチは駆動制御素子のドレインと映像信号線との間に接続されており、ダイオード接続スイッチは駆動制御素子のドレインとゲートとの間に接続されている。
【０００５】
このカレントコピー型の画素回路には、書込期間において、映像信号を電流信号Ｉsigとして画素回路に供給する。書込期間に続く保持期間では、電流Ｉsigとほぼ等しい大きさの駆動電流が、駆動制御素子のドレインとソースとの間に流れる。それゆえ、駆動制御素子の閾値Ｖthだけでなく移動度や寸法などが駆動電流に与える影響も排除することができる。
【０００６】
ところで、アクティブマトリクス駆動方式の表示装置では、画素回路内での断線や短絡などに起因して、一部の画素が輝点又は滅点として視認されることがある。また、アクティブマトリクス駆動方式の表示装置では、走査信号線や映像信号線の断線などに起因して、画素の列又は行が輝線又は滅線として視認されることがある。
【０００７】
本発明者は、本発明を為すに際し、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置では、画像中に上記の線状又は点状の輝度ムラに加え、輝線状又は滅線状に尾を引いた輝点を生じ得ることを見出している。
【特許文献１】米国特許第６３７３４５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、画素回路の異常に伴う表示不良の発生を防止することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、この発明の態様に係るアクティブマトリクス型表示装置は、 供給電流に応じて発光する表示素子を有する複数の画素部を基板上にマトリクス状に配設したアクティブマトリクス型表示装置において、前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされているアクティブマトリクス型表示装置である。
【発明の効果】
【００１０】
本発明によると、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、画素回路の異常に伴う表示不良の発生を防止可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本発明の一態様に係る表示装置を概略的に示す平面図である。
図１に示すように、この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、例えば、ガラス基板などの光透過性絶縁基板ＳＵＢ上にマトリクス状に配列され表示領域を構成したｍ×ｎ個の表示画素ＰＸ、表示画素ＰＸの行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた書込制御線ＳＧおよび発光制御線ＢＧと、表示画素ＰＸの列毎にそれぞれ接続されたｎ本の映像信号線ＤＬを有している。
また光透過性絶縁基板ＳＵＢの上端部には、尾を引いた輝点の発生を防止するためのｎ個のダミー画素ＰＸ’が図中横方向に配設されている。そして、そのそれぞれのダミー画素ＰＸ’に接続された書込制御線ＳＧ’とｎ本の映像信号線ＤＬとが設けられている。
さらに表示装置は、書込制御線ＳＧ、ＳＧ’および発光制御線ＢＧを表示画素の行毎に順次駆動する走査信号線ドライバＹＤＲ、および複数の映像信号線ＤＬを駆動する映像信号線ドライバＸＤＲを備えている。
【００１３】
図２は、図１の表示装置に採用可能な構造の一例を概略的に示す断面図である。図３は、図１の表示装置の画素に採用可能な構造の一例を概略的に示す平面図である。なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。また、図３には、表示面側から見た画素の構造を描いている。
【００１４】
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣとして、例えば、ＳｉＮx層とＳｉＯx層とが順次積層されている。
【００１５】
アンダーコート層ＵＣ上には、例えばチャネル及びソース・ドレインが形成されたポリシリコン層である半導体層ＳＣ、例えばＴＥＯＳ（TetraEthyl OrthoSilicate）などを用いて形成され得るゲート絶縁膜ＧＩ、及び例えばＭｏＷなどからなるゲートＧが順次積層されており、それらはトップゲート型のＴＦＴを構成している。この例では、これらＴＦＴは、ｐチャネルＴＦＴであり、図１及び図３の画素ＰＸが含むＤＲＴＴ、ＢＣＴ、ＳＳＴ、ＴＣＴ(後述)として利用している。
【００１６】
ゲート絶縁膜ＧＩ上には、図１に示す発光制御線ＢＧ及び書込制御線ＳＧ並びに図１及び図３に示す電極Ｅ１がさらに配置されている。発光制御線ＢＧ及び書込制御線ＳＧ並びに電極Ｅ１は、ゲートＧと同一の工程で形成可能である。
【００１７】
発光制御線ＢＧ及び書込制御線ＳＧは、図１に示すように、各々が画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に交互に配列している。これら発光制御線ＢＧ及び書込制御線ＳＧは、走査信号線ドライバＹＤＲに接続されている。
【００１８】
電極Ｅ１は、ＤＲＴのゲートＧに接続されている。電極Ｅ１は、後述するキャパシタＣｓの一方の電極として利用する。
【００１９】
ゲート絶縁膜ＧＩ、ゲートＧ、発光制御線ＢＧ及び書込制御線ＳＧ、並びに電極Ｅ１は、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。この層間絶縁膜ＩＩのうち電極Ｅ１上の部分は、キャパシタＣｓの誘電体層として利用する。
【００２０】
層間絶縁膜ＩＩ上には、図２と図３とに示すソース電極ＳＥ及びドレイン電極ＤＥ、図１と図３とに示す映像信号線ＤＬ及び電源線ＰＳＬ、並びに図３に示す電極Ｅ２が配置されている。これらは、同一工程で形成可能であり、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。
【００２１】
ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩに設けられたコンタクトホールを介してＴＦＴのソース及びドレインに電気的に接続されている。
【００２２】
映像信号線ＤＬは、図１及び図３に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。これら映像信号線ＤＬは、映像信号線ドライバＸＤＲに接続されている。
【００２３】
電源線ＰＳＬは、この例では、図３に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。
【００２４】
電極Ｅ２は、電源線ＰＳＬに接続されている。電極Ｅ２は、キャパシタＣｓの他方の電極として利用する。
【００２５】
ソース電極ＳＥ、ドレイン電極ＤＥ、映像信号線ＤＬ、電源線ＰＳＬ、及び電極Ｅ２は、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。
【００２６】
パッシベーション膜ＰＳ上には、図２に示すように、前面電極として、光透過性の第１電極ＰＥが互いから離間して並置されている。各第１電極ＰＥは、画素電極であり、図２及び図３に示すように、パッシベーション膜ＰＳに設けた貫通孔を介して、ＢＣＴのドレイン電極ＤＥに接続されている。
【００２７】
第１電極ＰＥは、この例では陽極である。第１電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）のような透明導電性酸化物を使用することができる。
【００２８】
パッシベーション膜ＰＳ上には、さらに、図２に示す隔壁絶縁層ＰＩが配置されている。隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、第１電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられていることとする。
【００２９】
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。
【００３０】
第１電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが配置されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔注入層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００３１】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、背面電極である第２電極ＣＥで被覆されている。第２電極ＣＥは、画素ＰＸ間で互いに接続された共通電極であり、この例では光反射性の陰極である。第２電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、第１電極ＰＥ、有機物層ＯＲＧ及び第２電極ＣＥで構成されている。
【００３２】
各画素ＰＸは、有機ＥＬ素子ＯＬＥＤと画素回路とを含んでいる。この例では、画素回路は、図１及び図３に示すように、画素スイッチＳＳＴ（以下、ＳＳＴと称す）、駆動トランジスタＤＲＴ（以下、ＤＲＴと称す）、スイッチＴＣＴ（以下、ＴＣＴと称す）、出力スイッチＢＣＴ（以下、ＢＣＴと称す）、およびキャパシタＣｓを備えている。
上記の通り、この例では、ＤＲＴ、ＢＣＴ、ＳＳＴ及びＴＣＴはｐチャネルＴＦＴである。また、この例では、ＳＳＴとＴＣＴとは、ＤＲＴのドレインと映像信号線ＤＬとＤＲＴのゲートとの接続状態を、それらが互いに接続された第１状態と、それらが互いから遮断された第２状態との間で切り替えるスイッチ群を構成している。
【００３３】
ＤＲＴとＢＣＴと有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、第１電源端子ＮＤ１は高電位電源端子であり、第２電源端子ＮＤ２は低電位電源端子である。
【００３４】
ＢＣＴのゲートは、発光制御線ＢＧに接続されている。ＳＳＴは映像信号線ＤＬとＤＲＴのドレインとの間に接続されており、そのゲートは書込制御線ＳＧに接続されている。ＴＣＴはＤＲＴのドレインとゲートとの間に接続されており、そのゲートは書込制御線ＳＧに接続されている。キャパシタＣｓは、ＤＲＴのゲートと定電位端子ＮＤ１’との間に接続されている。
【００３５】
この有機ＥＬ表示装置で画像を表示する場合、例えば、発光制御線ＢＧ及び書込制御線ＳＧの各々を線順次駆動する。そして、或る画素ＰＸに映像信号を書き込む書込期間では、まず、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された発光制御線ＢＧにＢＣＴを開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された書込制御線ＳＧにスイッチＳＳＴ及びＴＣＴを閉じる走査信号を電圧信号として出力する。この状態で、映像信号線ドライバＸＤＲから、先の画素ＰＸが接続された映像信号線ＤＬに映像信号を電流信号として出力し、ＤＲＴのゲート−ソース間電圧を、先の映像信号に対応した大きさに設定する。その後、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された書込制御線ＳＧにスイッチＳＳＴ及びＴＣＴを開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された発光制御線ＢＧにＢＣＴを閉じる走査信号を電圧信号として出力する。
【００３６】
ＢＣＴを閉じている有効表示期間では、有機ＥＬ素子ＯＬＥＤには、ＤＲＴのゲート−ソース間電圧に対応した大きさの駆動電流が流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流の大きさに対応した輝度で発光する。
【００３７】
さて、上記の通り、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置では、輝線状又は滅線状に尾を引いた輝点を生じ得る。本発明者は、この理由について詳細に調べた結果、以下の事実を見出した。
【００３８】
例えば、Ｍ行目の発光制御線ＢＧ及び書込制御線ＳＧとＮ列目の映像信号線ＤＬとに接続された画素ＰＸにおいて、ＤＲＴのソース−ドレイン間が短絡しているとする。この場合、その画素ＰＸの有機ＥＬ素子ＯＬＥＤは、有効表示期間において常に最大輝度で発光する。そのため、この画素ＰＸは、輝点として視認される。
【００３９】
また、この場合、先の画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、Ｎ列目の映像信号線ＤＬを、第１電源端子ＮＤ１とほぼ等しい電位に設定する。すなわち、Ｎ列目の映像信号線ＤＬの電位は、過剰に高くなる。映像信号線ＤＬの配線容量は無視できない程度に大きいため、Ｎ列目の映像信号線ＤＬの電位が適正な範囲内に回復するまでには、例えば、数十行分の書込期間が必要である。
【００４０】
そのため、Ｎ列目の映像信号線ＤＬに接続された画素ＰＸのうち、Ｍ＋１行目以降の数十個では、映像信号線ドライバＸＤＲの出力よりも小さな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも低くなる。したがって、これら画素ＰＸは、滅線として視認される。
【００４１】
このような理由から、ＤＲＴのソース−ドレイン間が短絡すると、滅線状に尾を引いた輝点を生じるのである。なお、先の説明から分かるように、滅線の輝度は一定ではなく、通常、輝点側の端から他端に向けて高くなる。
【００４２】
輝線状に尾を引いた輝点は、例えば、Ｍ行目の発光制御線ＢＧ及び書込制御線ＳＧとＮ列目の映像信号線ＤＬとに接続された画素ＰＸにおいて、ＢＣＴのソース−ドレイン間が短絡している場合に生じる。
【００４３】
すなわち、この場合、その画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、Ｎ列目の映像信号線ＤＬを第２電源端子ＮＤ２よりも低い電位に設定する。そのため、その画素ＰＸでは、ＤＲＴのゲート電位が非常に低くなる。したがって、その画素ＰＸの有機ＥＬ素子ＯＬＥＤは、有効表示期間において常に最大輝度で発光する。そのため、この画素ＰＸは、輝点として視認される。
【００４４】
また、この場合、先の画素ＰＸの書込期間において、Ｎ列目の映像信号線ＤＬは過剰に低い電位に設定される。映像信号線ＤＬの配線容量は無視できない程度に大きいため、Ｎ列目の映像信号線ＤＬの電位が適正な範囲内に回復するまでには、例えば、数十行分の書込期間が必要である。
【００４５】
そのため、Ｎ列目の映像信号線ＤＬに接続された画素ＰＸのうち、Ｍ＋１行目以降の数十個では、映像信号線ドライバＸＤＲの出力よりも大きな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも高くなる。したがって、これら画素ＰＸは、輝線として視認される。
【００４６】
このような理由から、ＢＣＴのソース−ドレイン間が短絡すると、輝線状に尾を引いた輝点を生じるのである。なお、先の説明から分かるように、輝線の輝度は一定ではなく、通常、輝点側の端から他端に向けて低くなる。
【００４７】
本発明者は、以上の事実に基づいて、以下の方法をとり得ることに想到した。
すなわち、まず、通常の方法により、図１及び図２に示す構造を作製する。次に、修復工程を実施する。
【００４８】
修復工程では、まず、画素ＰＸの中から、輝線状又は滅線状に尾を引いた輝点として視認され得るものを選択する。なお、ここで選択するのは、輝点に対応した画素ＰＸであって、輝線又は滅線に対応した画素ＰＸではない。また、ここで着目する輝点は、Ｙ方向に尾を引いているもののみである。
【００４９】
次に、選択した画素ＰＸにおいて、有機ＥＬ素子ＯＬＥＤの第１電極ＣＥを第１電源端子ＮＤ１に接続する第１導電路と、この第１導電路を映像信号線ＤＬに接続する第２導電路との双方を断線させる。第１導電路は、例えば、ＢＣＴと有機ＥＬ素子ＯＬＥＤの第１電極ＰＥとを接続している部分で断線させる。第２導電路は、例えば、ＳＳＴと映像信号線ＤＬとを接続している部分で断線させる。また、第１及び第２導電路は、例えば、それらの半導体層ＳＣにレーザ光を照射することにより断線させる。
【００５０】
選択した画素ＰＸにおいて第１導電路を断線させると、その画素ＰＸが含む有機ＥＬ素子ＯＬＥＤは有効表示期間において発光しない。したがって、この画素ＰＸが輝点として視認されることはない。
【００５１】
また、選択した画素ＰＸにおいて第２導電路を断線させると、その画素ＰＸの書込期間において、これを接続した映像信号線ＤＬの電位が第１電源端子ＮＤ１や第２電源端子ＮＤ２の電位の影響を受けることはない。したがって、この画素ＰＸの影響で輝線又は滅線が生じることはない。
【００５２】
この修復は、画素ＰＸに以下の痕跡を残す。これについて、図４を参照しながら説明する。
【００５３】
図４は、図３の画素に修復を施した後の構造を概略的に示す平面図である。
上記の通り、本態様では、輝線状又は滅線状に尾を引いた輝点として視認され得る画素ＰＸを選択し、その画素ＰＸにおいて第１及び第２導電路の双方を断線させる。したがって、完成した有機ＥＬ表示装置では、一部の画素ＰＸは２箇所の断線部を含んでいる。
【００５４】
例えば、第１導電路をＢＣＴと有機ＥＬ素子ＯＬＥＤの第１電極ＰＥとを接続している部分で断線させ、第２導電路をＳＳＴと映像信号線ＤＬとを接続している部分で断線させた場合には、図４に示す構造が得られる。なお、半導体層ＳＣがポリシリコンなどのように結晶質であり且つ半導体層ＳＣの位置で断線させる場合、半導体層ＳＣへのレーザ光照射によって、結晶質から非晶質への相変化を生じさせることができる。この場合、レーザ光照射による半導体層ＳＣの物理的な切断が不完全であっても、その電気抵抗は著しく上昇するため、電気的な切断が不十分となることはない。
【００５５】
以上説明したように、先の修復を行うと、画像中に輝線状又は滅線状に尾を引いた輝点が現れることを防止することが可能となる。しかし、このような修復を行っても、なお、薄い白尾が観測される場合があった。図５に薄い白尾が現れる状態を概略的に示す。
本発明者は、さらにこの白尾の原因について検討を重ね、以下の事実を見出した。
【００５６】
上述の修復によって不良となった画素の画素回路は映像信号線ＤＬから切り離されているため、この画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、映像信号電流をこの画素ＰＸに流すことができない。そのため、映像信号線ドライバＸＤＲは、所定の映像信号電流を流そうとして、映像信号線ＤＬの電位を低く設定する。即ち、映像信号線ＤＬの電位は本来の表示輝度よりも明るい信号電流を供給する状態に設定される。この映像信号線ＤＬの電位低下が回復するためには、例えば、その後何行分かの書込期間が必要である。以降の何行分かの画素ＰＸには、映像信号線ドライバＸＤＲの出力よりも大きな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも高くなる。そのため、薄い白尾が観測される。
【００５７】
本願発明者は、以上の事実に基づいて、ダミー画素ＰＸ’を用いて、画像中に薄い白尾が現れるのを防止する方法に想到した。
【００５８】
図６は、ダミー画素と表示画素との等価回路を示す図である。
上述のように、ダミー画素ＰＸ’は画素ＰＸの列毎に設けられている。
ダミー画素ＰＸ’の構成は、表示画素ＰＸの構成のうち、有機ＥＬ素子ＯＬＥＤ、出力スイッチＢＣＴを除いた構成である。そして、ＤＲＴ’のソースは高電位電源線ＮＤ１に接続され、ＳＳＴ’のドレインは映像信号線ＤＬにされている。また、ＳＳＴ’のゲートとＴＣＴ’のゲートは共に走査信号線ドライバＹＤＲの書込制御線ＳＧに接続されている。
【００５９】
次に、表示画素ＰＸが正常である場合の、ダミー画素ＰＸ’と表示画素ＰＸの動作について説明する。
映像信号電流の書込時においては、走査信号線ドライバＹＤＲは、発光制御線ＢＧにオフ電位を設定してＢＣＴを非導通状態とし、書込制御線ＳＧ、ＳＧ’にオン電位を設定してＳＳＴ、ＳＳＴ’とＴＣＴ、ＴＣＴ’を導通状態とする。そして映像信号線ドライバＸＤＲが、映像信号線ＤＬを介して映像信号電流を供給し、ＤＲＴ、ＤＲＴ’のゲートソース間電圧を保持可能なキャパシタＣｓ、Ｃｓ’に書き込む。
このように、正常な表示画素ＰＸとダミー画素ＰＸ’とではほぼ均等に信号電流が配分されるため、ダミー画素ＰＸ’が存在しない場合に対して、約２倍の信号電流で従来と同様の輝度を得ることができる。
【００６０】
一方、表示画素ＰＸがリペアされていた場合には、図６に示すように、映像信号ドライバＸＤＲが供給する映像信号電流はダミー画素ＰＸ’に流すことができる。そのため、映像信号線ドライバＸＤＲが映像信号線ＤＬの電位を低く設定することがなくなり、リペア画素の存在に伴って現れる電位回復に伴う薄い白尾引きを防止することができる。
【００６１】
〔第２の実施の形態〕
第２の実施の形態では、表示画素の構成が第１の実施の形態と異なっているがその他の構成は同一である。従って、第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。
【００６２】
図７は、第２の実施の形態の表示装置が備える表示画素ＰＸの等価回路を示す図である。
図７の表示画素ＰＸは、映像信号線ＤＬとＤＲＴのドレインとの間にＳＳＴを接続する代わりに、ＳＳＴａ及びＳＳＴｂをこの順に直列に接続している。これ以外の構成は従来と同様である。すなわち、第２の実施の形態ではスイッチ群を信号供給制御スイッチＳＳＴ及びＴＣＴで構成する代わりに、ＳＳＴａ及びＳＳＴｂ並びにＴＣＴで構成している。このように、スイッチ群は３つ以上のスイッチで構成してもよい。
【００６３】
なお、画素ＰＸに図７の構造を採用した場合、そのリペアは、ＢＣＴと有機ＥＬ素子ＯＬＥＤの第１電極ＰＥとを接続している部分で断線させるとともに、図８に示す４つの個所のいずれか１つを切断することで対応可能である。
たとえば、ＳＳＴａと映像信号線ＤＬとを接続している部分で断線させることができる。また、ＳＳＴａとＳＳＴｂとを接続している部分で断線させても良い。さらに、書込制御線ＳＧとＳＳＴａまたはＳＳＴｂのドレインを接続している部分で断線させても良い。
【００６４】
第２の実施の形態の画素ＰＸを用いた場合であっても、第１の実施の形態のダミー画素ＰＸ’と組合わせることにより白尾引きを防止することができる。ダミー画素ＰＸ’と第２の実施の形態の画素ＰＸとを組合わせた動作は第１の実施の形態と同一であるためその詳細の説明は省略する。
【００６５】
〔本実施の形態のバリエーション〕
本発明は、以上説明した各実施の形態に限られず、以下に示す種々のバリエーションで構成することが可能である。
【００６６】
（１）ダミー画素ＰＸ’に設けたキャパシタＣｓ’はキャパシタＣｓと同じ容量（キャパシタンス）でなくとも良い。さらにダミー画素ＰＸ’にはキャパシタＣｓ’が設けられてなくても良い。表示画素ＰＸがリペアされていた場合、映像信号電流を流せる状態が構成できれば所望の目的を達成することができるからである。
（２）ダミー画素ＰＸ’の設置個所は、光透過性絶縁基板ＳＵＢの上端部に限られず、下端部にあっても良い。原理的には、表示部以外であれば、光透過性絶縁基板ＳＵＢ外に設けても良い。しかし、表示装置を製造する上では、光透過性絶縁基板ＳＵＢ上で表示部に近接して設けることが好ましい。本表示装置のサイズの増加を抑制するためである。
【００６７】
（３）ダミー画素ＰＸ’の行は１行のみを設けることに限られず、複数行を設け、ダミー画素行を適宜切替えて書き込みに使用することもできる。
例えば、ダミー画素行を２行設け、奇数行の画素ＰＸに映像信号を書き込むときはダミー画素ＰＸ’の一つの行を選択し、偶数行の画素ＰＸに映像信号を書き込むときはダミー画素ＰＸ’の他の行を選択しても良い。また、１行ごとにダミー画素行を切替えるのではなく、１フレーム毎にダミー画素行を切替えても良い。
このように切替えて使用すれば、ダミー画素ＰＸ’のＴＦＴの劣化を抑制することができる。
【００６８】
（４）表示画素ＰＸのＤＲＴのＷ／Ｌ比とダミー画素ＰＸ’のＤＲＴ’のＷ／Ｌ比とを異ならせることで白尾引きをより有効に低減することが可能である。即ち、表示画素ＰＸのＤＲＴのＷ／Ｌ比よりもダミー画素ＰＸ’のＤＲＴ’のＷ／Ｌ比を大きくする。
そうすると、表示画素ＰＸが正常の場合には、映像信号はより多くダミー画素ＰＸ’に流れる。従って、表示画素ＰＸがリペアされたときは、表示画素ＰＸに流れていた電流もダミー画素ＰＸ’に流れるが、ダミー画素ＰＸ’に流れる電流の変化の割合は相対的に小さくなる。この結果、リペアされた画素に対して、ダミー画素ＰＸ’に書き込む際の信号電位の変化を更に抑制することができる。
【００６９】
その他、本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００７０】
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではＰチャネル型で構成する場合について説明したが、これに限定されず、全てをＮチャネル型の薄膜トランジスタで構成することも可能である。また、画素スイッチ、スイッチをＮチャネル型の薄膜トランジスタ、駆動トランジスタおよび出力スイッチをＰチャネル型の薄膜トランジスタでそれぞれ構成するなど、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。
【００７１】
更に、薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な発光素子を適用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の一態様に係る表示装置を概略的に示す平面図。
【図２】表示装置に採用可能な構造の一例を概略的に示す断面図。
【図３】表示装置の画素に採用可能な構造の一例を概略的に示す平面図。
【図４】画素に修復を施した後の構造を概略的に示す平面図。
【図５】薄い白尾が現れる状態を概略的に示す図。
【図６】ダミー画素と表示画素との等価回路を示す図。
【図７】他の実施の形態の表示装置が備える表示画素の等価回路を示す図。
【図８】リペアのための切断個所を示す図。
【符号の説明】
【００７３】
Ｃｓ…キャパシタ、Ｃｓ’…キャパシタ、ＤＬ…映像信号線、ＤＲＴ…駆動トランジスタ、ＤＲＴ’…ダミー駆動トランジスタ、ＮＤ１…第１電源端子、ＮＤ１’…定電位端子、ＮＤ２…第２電源端子、ＯＬＥＤ…有機ＥＬ素子、ＰＸ…画素、ＰＸ’…ダミー画素、ＢＧ…発光制御線、ＳＧ…書込制御線、ＳＧ’…書込制御線、ＳＵＢ…絶縁基板、ＢＣＴ…出力スイッチ、ＳＳＴ…画素スイッチ、ＳＳＴ’…ダミー画素スイッチ、ＳＳＴａ…画素スイッチ、ＳＳＴｂ…画素スイッチ、ＴＣＴ…スイッチ、ＴＣＴ’…ダミースイッチ、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【技術分野】
【０００１】
本発明は、例えば有機エレクトロルミネッセンス（以下、ＥＬと称する）素子のような自己発光素子を含む表示画素をマトリクス状に配列して表示画面を構成したアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（ＥＬ）表示装置では、駆動電流がばらつくと、輝度むら等の画質不良が生じる。それゆえ、この表示装置でアクティブマトリクス駆動方式を採用した場合には、駆動電流の大きさを制御する駆動制御素子の特性が各画素間でほぼ同一であることが要求される。しかしながら、この表示装置では、通常、駆動制御素子をガラス基板などの絶縁体上に形成するため、その特性にばらつきを生じ易い。
【０００３】
以下の特許文献１には、カレントコピー型の回路を画素回路に採用した有機ＥＬ表示装置が記載されている。このカレントコピー型の画素回路は、駆動制御素子であるｎチャネル電界効果トランジスタ（ＦＥＴ）と、有機ＥＬ素子と、キャパシタと、出力制御スイッチと、映像信号供給制御スイッチと、ダイオード接続スイッチとを含んでいる。
【０００４】
駆動制御素子のソースは低電位の第１電源線に接続されており、キャパシタは駆動制御素子のゲートと第１電源線との間に接続されている。出力制御スイッチは駆動制御素子のドレインと有機ＥＬ素子の陰極との間に接続されており、有機ＥＬ素子の陽極はより高電位の第２電源線に接続されている。映像信号供給制御スイッチは駆動制御素子のドレインと映像信号線との間に接続されており、ダイオード接続スイッチは駆動制御素子のドレインとゲートとの間に接続されている。
【０００５】
このカレントコピー型の画素回路には、書込期間において、映像信号を電流信号Ｉsigとして画素回路に供給する。書込期間に続く保持期間では、電流Ｉsigとほぼ等しい大きさの駆動電流が、駆動制御素子のドレインとソースとの間に流れる。それゆえ、駆動制御素子の閾値Ｖthだけでなく移動度や寸法などが駆動電流に与える影響も排除することができる。
【０００６】
ところで、アクティブマトリクス駆動方式の表示装置では、画素回路内での断線や短絡などに起因して、一部の画素が輝点又は滅点として視認されることがある。また、アクティブマトリクス駆動方式の表示装置では、走査信号線や映像信号線の断線などに起因して、画素の列又は行が輝線又は滅線として視認されることがある。
【０００７】
本発明者は、本発明を為すに際し、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置では、画像中に上記の線状又は点状の輝度ムラに加え、輝線状又は滅線状に尾を引いた輝点を生じ得ることを見出している。
【特許文献１】米国特許第６３７３４５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、画素回路の異常に伴う表示不良の発生を防止することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、この発明の態様に係るアクティブマトリクス型表示装置は、 供給電流に応じて発光する表示素子を有する複数の画素部を基板上にマトリクス状に配設したアクティブマトリクス型表示装置において、前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされているアクティブマトリクス型表示装置である。
【発明の効果】
【００１０】
本発明によると、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、画素回路の異常に伴う表示不良の発生を防止可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本発明の一態様に係る表示装置を概略的に示す平面図である。
図１に示すように、この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、例えば、ガラス基板などの光透過性絶縁基板ＳＵＢ上にマトリクス状に配列され表示領域を構成したｍ×ｎ個の表示画素ＰＸ、表示画素ＰＸの行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた書込制御線ＳＧおよび発光制御線ＢＧと、表示画素ＰＸの列毎にそれぞれ接続されたｎ本の映像信号線ＤＬを有している。
また光透過性絶縁基板ＳＵＢの上端部には、尾を引いた輝点の発生を防止するためのｎ個のダミー画素ＰＸ’が図中横方向に配設されている。そして、そのそれぞれのダミー画素ＰＸ’に接続された書込制御線ＳＧ’とｎ本の映像信号線ＤＬとが設けられている。
さらに表示装置は、書込制御線ＳＧ、ＳＧ’および発光制御線ＢＧを表示画素の行毎に順次駆動する走査信号線ドライバＹＤＲ、および複数の映像信号線ＤＬを駆動する映像信号線ドライバＸＤＲを備えている。
【００１３】
図２は、図１の表示装置に採用可能な構造の一例を概略的に示す断面図である。図３は、図１の表示装置の画素に採用可能な構造の一例を概略的に示す平面図である。なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。また、図３には、表示面側から見た画素の構造を描いている。
【００１４】
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣとして、例えば、ＳｉＮx層とＳｉＯx層とが順次積層されている。
【００１５】
アンダーコート層ＵＣ上には、例えばチャネル及びソース・ドレインが形成されたポリシリコン層である半導体層ＳＣ、例えばＴＥＯＳ（TetraEthyl OrthoSilicate）などを用いて形成され得るゲート絶縁膜ＧＩ、及び例えばＭｏＷなどからなるゲートＧが順次積層されており、それらはトップゲート型のＴＦＴを構成している。この例では、これらＴＦＴは、ｐチャネルＴＦＴであり、図１及び図３の画素ＰＸが含むＤＲＴＴ、ＢＣＴ、ＳＳＴ、ＴＣＴ(後述)として利用している。
【００１６】
ゲート絶縁膜ＧＩ上には、図１に示す発光制御線ＢＧ及び書込制御線ＳＧ並びに図１及び図３に示す電極Ｅ１がさらに配置されている。発光制御線ＢＧ及び書込制御線ＳＧ並びに電極Ｅ１は、ゲートＧと同一の工程で形成可能である。
【００１７】
発光制御線ＢＧ及び書込制御線ＳＧは、図１に示すように、各々が画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に交互に配列している。これら発光制御線ＢＧ及び書込制御線ＳＧは、走査信号線ドライバＹＤＲに接続されている。
【００１８】
電極Ｅ１は、ＤＲＴのゲートＧに接続されている。電極Ｅ１は、後述するキャパシタＣｓの一方の電極として利用する。
【００１９】
ゲート絶縁膜ＧＩ、ゲートＧ、発光制御線ＢＧ及び書込制御線ＳＧ、並びに電極Ｅ１は、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。この層間絶縁膜ＩＩのうち電極Ｅ１上の部分は、キャパシタＣｓの誘電体層として利用する。
【００２０】
層間絶縁膜ＩＩ上には、図２と図３とに示すソース電極ＳＥ及びドレイン電極ＤＥ、図１と図３とに示す映像信号線ＤＬ及び電源線ＰＳＬ、並びに図３に示す電極Ｅ２が配置されている。これらは、同一工程で形成可能であり、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。
【００２１】
ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩに設けられたコンタクトホールを介してＴＦＴのソース及びドレインに電気的に接続されている。
【００２２】
映像信号線ＤＬは、図１及び図３に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。これら映像信号線ＤＬは、映像信号線ドライバＸＤＲに接続されている。
【００２３】
電源線ＰＳＬは、この例では、図３に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。
【００２４】
電極Ｅ２は、電源線ＰＳＬに接続されている。電極Ｅ２は、キャパシタＣｓの他方の電極として利用する。
【００２５】
ソース電極ＳＥ、ドレイン電極ＤＥ、映像信号線ＤＬ、電源線ＰＳＬ、及び電極Ｅ２は、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。
【００２６】
パッシベーション膜ＰＳ上には、図２に示すように、前面電極として、光透過性の第１電極ＰＥが互いから離間して並置されている。各第１電極ＰＥは、画素電極であり、図２及び図３に示すように、パッシベーション膜ＰＳに設けた貫通孔を介して、ＢＣＴのドレイン電極ＤＥに接続されている。
【００２７】
第１電極ＰＥは、この例では陽極である。第１電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）のような透明導電性酸化物を使用することができる。
【００２８】
パッシベーション膜ＰＳ上には、さらに、図２に示す隔壁絶縁層ＰＩが配置されている。隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、第１電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられていることとする。
【００２９】
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。
【００３０】
第１電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが配置されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔注入層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００３１】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、背面電極である第２電極ＣＥで被覆されている。第２電極ＣＥは、画素ＰＸ間で互いに接続された共通電極であり、この例では光反射性の陰極である。第２電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、第１電極ＰＥ、有機物層ＯＲＧ及び第２電極ＣＥで構成されている。
【００３２】
各画素ＰＸは、有機ＥＬ素子ＯＬＥＤと画素回路とを含んでいる。この例では、画素回路は、図１及び図３に示すように、画素スイッチＳＳＴ（以下、ＳＳＴと称す）、駆動トランジスタＤＲＴ（以下、ＤＲＴと称す）、スイッチＴＣＴ（以下、ＴＣＴと称す）、出力スイッチＢＣＴ（以下、ＢＣＴと称す）、およびキャパシタＣｓを備えている。
上記の通り、この例では、ＤＲＴ、ＢＣＴ、ＳＳＴ及びＴＣＴはｐチャネルＴＦＴである。また、この例では、ＳＳＴとＴＣＴとは、ＤＲＴのドレインと映像信号線ＤＬとＤＲＴのゲートとの接続状態を、それらが互いに接続された第１状態と、それらが互いから遮断された第２状態との間で切り替えるスイッチ群を構成している。
【００３３】
ＤＲＴとＢＣＴと有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、第１電源端子ＮＤ１は高電位電源端子であり、第２電源端子ＮＤ２は低電位電源端子である。
【００３４】
ＢＣＴのゲートは、発光制御線ＢＧに接続されている。ＳＳＴは映像信号線ＤＬとＤＲＴのドレインとの間に接続されており、そのゲートは書込制御線ＳＧに接続されている。ＴＣＴはＤＲＴのドレインとゲートとの間に接続されており、そのゲートは書込制御線ＳＧに接続されている。キャパシタＣｓは、ＤＲＴのゲートと定電位端子ＮＤ１’との間に接続されている。
【００３５】
この有機ＥＬ表示装置で画像を表示する場合、例えば、発光制御線ＢＧ及び書込制御線ＳＧの各々を線順次駆動する。そして、或る画素ＰＸに映像信号を書き込む書込期間では、まず、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された発光制御線ＢＧにＢＣＴを開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された書込制御線ＳＧにスイッチＳＳＴ及びＴＣＴを閉じる走査信号を電圧信号として出力する。この状態で、映像信号線ドライバＸＤＲから、先の画素ＰＸが接続された映像信号線ＤＬに映像信号を電流信号として出力し、ＤＲＴのゲート−ソース間電圧を、先の映像信号に対応した大きさに設定する。その後、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された書込制御線ＳＧにスイッチＳＳＴ及びＴＣＴを開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された発光制御線ＢＧにＢＣＴを閉じる走査信号を電圧信号として出力する。
【００３６】
ＢＣＴを閉じている有効表示期間では、有機ＥＬ素子ＯＬＥＤには、ＤＲＴのゲート−ソース間電圧に対応した大きさの駆動電流が流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流の大きさに対応した輝度で発光する。
【００３７】
さて、上記の通り、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置では、輝線状又は滅線状に尾を引いた輝点を生じ得る。本発明者は、この理由について詳細に調べた結果、以下の事実を見出した。
【００３８】
例えば、Ｍ行目の発光制御線ＢＧ及び書込制御線ＳＧとＮ列目の映像信号線ＤＬとに接続された画素ＰＸにおいて、ＤＲＴのソース−ドレイン間が短絡しているとする。この場合、その画素ＰＸの有機ＥＬ素子ＯＬＥＤは、有効表示期間において常に最大輝度で発光する。そのため、この画素ＰＸは、輝点として視認される。
【００３９】
また、この場合、先の画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、Ｎ列目の映像信号線ＤＬを、第１電源端子ＮＤ１とほぼ等しい電位に設定する。すなわち、Ｎ列目の映像信号線ＤＬの電位は、過剰に高くなる。映像信号線ＤＬの配線容量は無視できない程度に大きいため、Ｎ列目の映像信号線ＤＬの電位が適正な範囲内に回復するまでには、例えば、数十行分の書込期間が必要である。
【００４０】
そのため、Ｎ列目の映像信号線ＤＬに接続された画素ＰＸのうち、Ｍ＋１行目以降の数十個では、映像信号線ドライバＸＤＲの出力よりも小さな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも低くなる。したがって、これら画素ＰＸは、滅線として視認される。
【００４１】
このような理由から、ＤＲＴのソース−ドレイン間が短絡すると、滅線状に尾を引いた輝点を生じるのである。なお、先の説明から分かるように、滅線の輝度は一定ではなく、通常、輝点側の端から他端に向けて高くなる。
【００４２】
輝線状に尾を引いた輝点は、例えば、Ｍ行目の発光制御線ＢＧ及び書込制御線ＳＧとＮ列目の映像信号線ＤＬとに接続された画素ＰＸにおいて、ＢＣＴのソース−ドレイン間が短絡している場合に生じる。
【００４３】
すなわち、この場合、その画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、Ｎ列目の映像信号線ＤＬを第２電源端子ＮＤ２よりも低い電位に設定する。そのため、その画素ＰＸでは、ＤＲＴのゲート電位が非常に低くなる。したがって、その画素ＰＸの有機ＥＬ素子ＯＬＥＤは、有効表示期間において常に最大輝度で発光する。そのため、この画素ＰＸは、輝点として視認される。
【００４４】
また、この場合、先の画素ＰＸの書込期間において、Ｎ列目の映像信号線ＤＬは過剰に低い電位に設定される。映像信号線ＤＬの配線容量は無視できない程度に大きいため、Ｎ列目の映像信号線ＤＬの電位が適正な範囲内に回復するまでには、例えば、数十行分の書込期間が必要である。
【００４５】
そのため、Ｎ列目の映像信号線ＤＬに接続された画素ＰＸのうち、Ｍ＋１行目以降の数十個では、映像信号線ドライバＸＤＲの出力よりも大きな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも高くなる。したがって、これら画素ＰＸは、輝線として視認される。
【００４６】
このような理由から、ＢＣＴのソース−ドレイン間が短絡すると、輝線状に尾を引いた輝点を生じるのである。なお、先の説明から分かるように、輝線の輝度は一定ではなく、通常、輝点側の端から他端に向けて低くなる。
【００４７】
本発明者は、以上の事実に基づいて、以下の方法をとり得ることに想到した。
すなわち、まず、通常の方法により、図１及び図２に示す構造を作製する。次に、修復工程を実施する。
【００４８】
修復工程では、まず、画素ＰＸの中から、輝線状又は滅線状に尾を引いた輝点として視認され得るものを選択する。なお、ここで選択するのは、輝点に対応した画素ＰＸであって、輝線又は滅線に対応した画素ＰＸではない。また、ここで着目する輝点は、Ｙ方向に尾を引いているもののみである。
【００４９】
次に、選択した画素ＰＸにおいて、有機ＥＬ素子ＯＬＥＤの第１電極ＣＥを第１電源端子ＮＤ１に接続する第１導電路と、この第１導電路を映像信号線ＤＬに接続する第２導電路との双方を断線させる。第１導電路は、例えば、ＢＣＴと有機ＥＬ素子ＯＬＥＤの第１電極ＰＥとを接続している部分で断線させる。第２導電路は、例えば、ＳＳＴと映像信号線ＤＬとを接続している部分で断線させる。また、第１及び第２導電路は、例えば、それらの半導体層ＳＣにレーザ光を照射することにより断線させる。
【００５０】
選択した画素ＰＸにおいて第１導電路を断線させると、その画素ＰＸが含む有機ＥＬ素子ＯＬＥＤは有効表示期間において発光しない。したがって、この画素ＰＸが輝点として視認されることはない。
【００５１】
また、選択した画素ＰＸにおいて第２導電路を断線させると、その画素ＰＸの書込期間において、これを接続した映像信号線ＤＬの電位が第１電源端子ＮＤ１や第２電源端子ＮＤ２の電位の影響を受けることはない。したがって、この画素ＰＸの影響で輝線又は滅線が生じることはない。
【００５２】
この修復は、画素ＰＸに以下の痕跡を残す。これについて、図４を参照しながら説明する。
【００５３】
図４は、図３の画素に修復を施した後の構造を概略的に示す平面図である。
上記の通り、本態様では、輝線状又は滅線状に尾を引いた輝点として視認され得る画素ＰＸを選択し、その画素ＰＸにおいて第１及び第２導電路の双方を断線させる。したがって、完成した有機ＥＬ表示装置では、一部の画素ＰＸは２箇所の断線部を含んでいる。
【００５４】
例えば、第１導電路をＢＣＴと有機ＥＬ素子ＯＬＥＤの第１電極ＰＥとを接続している部分で断線させ、第２導電路をＳＳＴと映像信号線ＤＬとを接続している部分で断線させた場合には、図４に示す構造が得られる。なお、半導体層ＳＣがポリシリコンなどのように結晶質であり且つ半導体層ＳＣの位置で断線させる場合、半導体層ＳＣへのレーザ光照射によって、結晶質から非晶質への相変化を生じさせることができる。この場合、レーザ光照射による半導体層ＳＣの物理的な切断が不完全であっても、その電気抵抗は著しく上昇するため、電気的な切断が不十分となることはない。
【００５５】
以上説明したように、先の修復を行うと、画像中に輝線状又は滅線状に尾を引いた輝点が現れることを防止することが可能となる。しかし、このような修復を行っても、なお、薄い白尾が観測される場合があった。図５に薄い白尾が現れる状態を概略的に示す。
本発明者は、さらにこの白尾の原因について検討を重ね、以下の事実を見出した。
【００５６】
上述の修復によって不良となった画素の画素回路は映像信号線ＤＬから切り離されているため、この画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、映像信号電流をこの画素ＰＸに流すことができない。そのため、映像信号線ドライバＸＤＲは、所定の映像信号電流を流そうとして、映像信号線ＤＬの電位を低く設定する。即ち、映像信号線ＤＬの電位は本来の表示輝度よりも明るい信号電流を供給する状態に設定される。この映像信号線ＤＬの電位低下が回復するためには、例えば、その後何行分かの書込期間が必要である。以降の何行分かの画素ＰＸには、映像信号線ドライバＸＤＲの出力よりも大きな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも高くなる。そのため、薄い白尾が観測される。
【００５７】
本願発明者は、以上の事実に基づいて、ダミー画素ＰＸ’を用いて、画像中に薄い白尾が現れるのを防止する方法に想到した。
【００５８】
図６は、ダミー画素と表示画素との等価回路を示す図である。
上述のように、ダミー画素ＰＸ’は画素ＰＸの列毎に設けられている。
ダミー画素ＰＸ’の構成は、表示画素ＰＸの構成のうち、有機ＥＬ素子ＯＬＥＤ、出力スイッチＢＣＴを除いた構成である。そして、ＤＲＴ’のソースは高電位電源線ＮＤ１に接続され、ＳＳＴ’のドレインは映像信号線ＤＬにされている。また、ＳＳＴ’のゲートとＴＣＴ’のゲートは共に走査信号線ドライバＹＤＲの書込制御線ＳＧに接続されている。
【００５９】
次に、表示画素ＰＸが正常である場合の、ダミー画素ＰＸ’と表示画素ＰＸの動作について説明する。
映像信号電流の書込時においては、走査信号線ドライバＹＤＲは、発光制御線ＢＧにオフ電位を設定してＢＣＴを非導通状態とし、書込制御線ＳＧ、ＳＧ’にオン電位を設定してＳＳＴ、ＳＳＴ’とＴＣＴ、ＴＣＴ’を導通状態とする。そして映像信号線ドライバＸＤＲが、映像信号線ＤＬを介して映像信号電流を供給し、ＤＲＴ、ＤＲＴ’のゲートソース間電圧を保持可能なキャパシタＣｓ、Ｃｓ’に書き込む。
このように、正常な表示画素ＰＸとダミー画素ＰＸ’とではほぼ均等に信号電流が配分されるため、ダミー画素ＰＸ’が存在しない場合に対して、約２倍の信号電流で従来と同様の輝度を得ることができる。
【００６０】
一方、表示画素ＰＸがリペアされていた場合には、図６に示すように、映像信号ドライバＸＤＲが供給する映像信号電流はダミー画素ＰＸ’に流すことができる。そのため、映像信号線ドライバＸＤＲが映像信号線ＤＬの電位を低く設定することがなくなり、リペア画素の存在に伴って現れる電位回復に伴う薄い白尾引きを防止することができる。
【００６１】
〔第２の実施の形態〕
第２の実施の形態では、表示画素の構成が第１の実施の形態と異なっているがその他の構成は同一である。従って、第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。
【００６２】
図７は、第２の実施の形態の表示装置が備える表示画素ＰＸの等価回路を示す図である。
図７の表示画素ＰＸは、映像信号線ＤＬとＤＲＴのドレインとの間にＳＳＴを接続する代わりに、ＳＳＴａ及びＳＳＴｂをこの順に直列に接続している。これ以外の構成は従来と同様である。すなわち、第２の実施の形態ではスイッチ群を信号供給制御スイッチＳＳＴ及びＴＣＴで構成する代わりに、ＳＳＴａ及びＳＳＴｂ並びにＴＣＴで構成している。このように、スイッチ群は３つ以上のスイッチで構成してもよい。
【００６３】
なお、画素ＰＸに図７の構造を採用した場合、そのリペアは、ＢＣＴと有機ＥＬ素子ＯＬＥＤの第１電極ＰＥとを接続している部分で断線させるとともに、図８に示す４つの個所のいずれか１つを切断することで対応可能である。
たとえば、ＳＳＴａと映像信号線ＤＬとを接続している部分で断線させることができる。また、ＳＳＴａとＳＳＴｂとを接続している部分で断線させても良い。さらに、書込制御線ＳＧとＳＳＴａまたはＳＳＴｂのドレインを接続している部分で断線させても良い。
【００６４】
第２の実施の形態の画素ＰＸを用いた場合であっても、第１の実施の形態のダミー画素ＰＸ’と組合わせることにより白尾引きを防止することができる。ダミー画素ＰＸ’と第２の実施の形態の画素ＰＸとを組合わせた動作は第１の実施の形態と同一であるためその詳細の説明は省略する。
【００６５】
〔本実施の形態のバリエーション〕
本発明は、以上説明した各実施の形態に限られず、以下に示す種々のバリエーションで構成することが可能である。
【００６６】
（１）ダミー画素ＰＸ’に設けたキャパシタＣｓ’はキャパシタＣｓと同じ容量（キャパシタンス）でなくとも良い。さらにダミー画素ＰＸ’にはキャパシタＣｓ’が設けられてなくても良い。表示画素ＰＸがリペアされていた場合、映像信号電流を流せる状態が構成できれば所望の目的を達成することができるからである。
（２）ダミー画素ＰＸ’の設置個所は、光透過性絶縁基板ＳＵＢの上端部に限られず、下端部にあっても良い。原理的には、表示部以外であれば、光透過性絶縁基板ＳＵＢ外に設けても良い。しかし、表示装置を製造する上では、光透過性絶縁基板ＳＵＢ上で表示部に近接して設けることが好ましい。本表示装置のサイズの増加を抑制するためである。
【００６７】
（３）ダミー画素ＰＸ’の行は１行のみを設けることに限られず、複数行を設け、ダミー画素行を適宜切替えて書き込みに使用することもできる。
例えば、ダミー画素行を２行設け、奇数行の画素ＰＸに映像信号を書き込むときはダミー画素ＰＸ’の一つの行を選択し、偶数行の画素ＰＸに映像信号を書き込むときはダミー画素ＰＸ’の他の行を選択しても良い。また、１行ごとにダミー画素行を切替えるのではなく、１フレーム毎にダミー画素行を切替えても良い。
このように切替えて使用すれば、ダミー画素ＰＸ’のＴＦＴの劣化を抑制することができる。
【００６８】
（４）表示画素ＰＸのＤＲＴのＷ／Ｌ比とダミー画素ＰＸ’のＤＲＴ’のＷ／Ｌ比とを異ならせることで白尾引きをより有効に低減することが可能である。即ち、表示画素ＰＸのＤＲＴのＷ／Ｌ比よりもダミー画素ＰＸ’のＤＲＴ’のＷ／Ｌ比を大きくする。
そうすると、表示画素ＰＸが正常の場合には、映像信号はより多くダミー画素ＰＸ’に流れる。従って、表示画素ＰＸがリペアされたときは、表示画素ＰＸに流れていた電流もダミー画素ＰＸ’に流れるが、ダミー画素ＰＸ’に流れる電流の変化の割合は相対的に小さくなる。この結果、リペアされた画素に対して、ダミー画素ＰＸ’に書き込む際の信号電位の変化を更に抑制することができる。
【００６９】
その他、本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００７０】
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではＰチャネル型で構成する場合について説明したが、これに限定されず、全てをＮチャネル型の薄膜トランジスタで構成することも可能である。また、画素スイッチ、スイッチをＮチャネル型の薄膜トランジスタ、駆動トランジスタおよび出力スイッチをＰチャネル型の薄膜トランジスタでそれぞれ構成するなど、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。
【００７１】
更に、薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な発光素子を適用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の一態様に係る表示装置を概略的に示す平面図。
【図２】表示装置に採用可能な構造の一例を概略的に示す断面図。
【図３】表示装置の画素に採用可能な構造の一例を概略的に示す平面図。
【図４】画素に修復を施した後の構造を概略的に示す平面図。
【図５】薄い白尾が現れる状態を概略的に示す図。
【図６】ダミー画素と表示画素との等価回路を示す図。
【図７】他の実施の形態の表示装置が備える表示画素の等価回路を示す図。
【図８】リペアのための切断個所を示す図。
【符号の説明】
【００７３】
Ｃｓ…キャパシタ、Ｃｓ’…キャパシタ、ＤＬ…映像信号線、ＤＲＴ…駆動トランジスタ、ＤＲＴ’…ダミー駆動トランジスタ、ＮＤ１…第１電源端子、ＮＤ１’…定電位端子、ＮＤ２…第２電源端子、ＯＬＥＤ…有機ＥＬ素子、ＰＸ…画素、ＰＸ’…ダミー画素、ＢＧ…発光制御線、ＳＧ…書込制御線、ＳＧ’…書込制御線、ＳＵＢ…絶縁基板、ＢＣＴ…出力スイッチ、ＳＳＴ…画素スイッチ、ＳＳＴ’…ダミー画素スイッチ、ＳＳＴａ…画素スイッチ、ＳＳＴｂ…画素スイッチ、ＴＣＴ…スイッチ、ＴＣＴ’…ダミースイッチ、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【特許請求の範囲】
【請求項１】
供給電流に応じて発光する表示素子を有する複数の画素部を基板上にマトリクス状に配設したアクティブマトリクス型表示装置において、
前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、
前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされていることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
基板上にマトリクス状に配設された複数の画素部と、前記画素部の列毎に接続された複数の映像信号線と、それぞれ前記画素部の行毎に接続された複数の第１制御信号線および第２制御信号線とを備え、
各画素部は、低電位の第１電圧電源線と高電位の第２電圧電源線との間に接続され供給電流に応じて発光する表示素子と、前記第２電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに前記第１制御信号線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ソース間に接続される保持容量と、トランジスタにより形成され前記駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに前記第２制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記画素部に取り込む画素スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに、前記第２制御信号線からの制御信号によりオン、オフ制御されるスイッチとを有し、
前記複数の画素部の一部で、前記駆動トランジスタと前記表示素子とを接続する第１導電路と、前記画素スイッチと前記映像信号線とを接続する第２導電路との双方が断線しているアクティブマトリクス型表示装置において、
前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、
前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされていることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
複数の画素部が形成するそれぞれの列に対応して形成された各ダミー画素部は、
前記第２電圧電源線に接続されゲート制御電圧に応じてオン、オフされるダミー駆動トランジスタと、
トランジスタにより形成され前記ダミー駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに第３制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記ダミー画素部に取り込むダミー画素スイッチと、
前記ダミー駆動トランジスタのゲート、ドレイン間に接続されているとともに前記第３制御信号線からの制御信号によりオン、オフ制御されるダミースイッチとを有することを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
【請求項４】
各ダミー画素部は、
前記ダミー駆動トランジスタのゲート、ソース間に接続されるダミー保持容量を更に有することを特徴とする請求項３に記載のアクティブマトリクス型表示装置。
【請求項５】
前記複数の画素部が形成するそれぞれの列に対応して形成されるダミー画素部を複数行備え、
前記画素部への映像信号書込み時期において、当該画素部と適宜選択した行の対応するダミー画素部とに同時に映像信号を流すことを特徴とする請求項２又は３に記載のアクティブマトリクス型表示装置。
【請求項６】
前記駆動トランジスタのＷ／Ｌ比よりも前記ダミー駆動トランジスタのＷ／Ｌ比が大きいことを特徴とする請求項３に記載のアクティブマトリクス型表示装置。
【請求項７】
基板上にマトリクス状に配設された複数の画素部と、前記画素部の列毎に接続された複数の映像信号線と、それぞれ前記画素部の行毎に接続された複数の第１制御信号線および第２制御信号線とを備え、
各画素部は、低電位の第１電圧電源線と高電位の第２電圧電源線との間に接続され供給電流に応じて発光する表示素子と、前記第２電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに前記第１制御信号線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ソース間に接続される保持容量と、トランジスタにより形成され前記駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに前記第２制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記画素部に取り込む複数の画素スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに前記第２制御信号線からの制御信号によりオン、オフ制御されるスイッチとを有し、
前記複数の画素部の一部で、前記駆動トランジスタと前記表示素子とを接続する第１導電路が断線し、かつ前記画素スイッチと前記映像信号線とを接続する部分、前記画素スイッチ同士を接続している部分、一つの前記画素スイッチと前記第２制御信号線とを接続している部分の少なくとも一つが断線しているアクティブマトリクス型表示装置において、
前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、
前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされていることを特徴とするアクティブマトリクス型表示装置。
【請求項８】
複数の画素部が形成するそれぞれの列に対応して形成された各ダミー画素部は、
前記第２電圧電源線に接続されゲート制御電圧に応じてオン、オフされるダミー駆動トランジスタと、
トランジスタにより形成され前記ダミー駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに第３制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記ダミー画素部に取り込むダミー画素スイッチと、
前記ダミー駆動トランジスタのゲート、ドレイン間に接続されているとともに前記第３制御信号線からの制御信号によりオン、オフ制御されるダミースイッチとを有することを特徴とする請求項７に記載のアクティブマトリクス型表示装置。
【請求項９】
各ダミー画素部は、
前記ダミー駆動トランジスタのゲート、ソース間に接続されるダミー保持容量を更に有することを特徴とする請求項８に記載のアクティブマトリクス型表示装置。
【請求項１０】
前記複数の画素部が形成するそれぞれの列に対応して形成されるダミー画素部を複数行備え、
前記画素部への映像信号書込み時期において、当該画素部と適宜選択した行の対応するダミー画素部とに同時に映像信号を流すことを特徴とする請求項７又は８に記載のアクティブマトリクス型表示装置。
【請求項１１】
前記駆動トランジスタのＷ／Ｌ比よりも前記ダミー駆動トランジスタのＷ／Ｌ比が大きいことを特徴とする請求項８に記載のアクティブマトリクス型表示装置。
【請求項１】
供給電流に応じて発光する表示素子を有する複数の画素部を基板上にマトリクス状に配設したアクティブマトリクス型表示装置において、
前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、
前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされていることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
基板上にマトリクス状に配設された複数の画素部と、前記画素部の列毎に接続された複数の映像信号線と、それぞれ前記画素部の行毎に接続された複数の第１制御信号線および第２制御信号線とを備え、
各画素部は、低電位の第１電圧電源線と高電位の第２電圧電源線との間に接続され供給電流に応じて発光する表示素子と、前記第２電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに前記第１制御信号線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ソース間に接続される保持容量と、トランジスタにより形成され前記駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに前記第２制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記画素部に取り込む画素スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに、前記第２制御信号線からの制御信号によりオン、オフ制御されるスイッチとを有し、
前記複数の画素部の一部で、前記駆動トランジスタと前記表示素子とを接続する第１導電路と、前記画素スイッチと前記映像信号線とを接続する第２導電路との双方が断線しているアクティブマトリクス型表示装置において、
前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、
前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされていることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
複数の画素部が形成するそれぞれの列に対応して形成された各ダミー画素部は、
前記第２電圧電源線に接続されゲート制御電圧に応じてオン、オフされるダミー駆動トランジスタと、
トランジスタにより形成され前記ダミー駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに第３制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記ダミー画素部に取り込むダミー画素スイッチと、
前記ダミー駆動トランジスタのゲート、ドレイン間に接続されているとともに前記第３制御信号線からの制御信号によりオン、オフ制御されるダミースイッチとを有することを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
【請求項４】
各ダミー画素部は、
前記ダミー駆動トランジスタのゲート、ソース間に接続されるダミー保持容量を更に有することを特徴とする請求項３に記載のアクティブマトリクス型表示装置。
【請求項５】
前記複数の画素部が形成するそれぞれの列に対応して形成されるダミー画素部を複数行備え、
前記画素部への映像信号書込み時期において、当該画素部と適宜選択した行の対応するダミー画素部とに同時に映像信号を流すことを特徴とする請求項２又は３に記載のアクティブマトリクス型表示装置。
【請求項６】
前記駆動トランジスタのＷ／Ｌ比よりも前記ダミー駆動トランジスタのＷ／Ｌ比が大きいことを特徴とする請求項３に記載のアクティブマトリクス型表示装置。
【請求項７】
基板上にマトリクス状に配設された複数の画素部と、前記画素部の列毎に接続された複数の映像信号線と、それぞれ前記画素部の行毎に接続された複数の第１制御信号線および第２制御信号線とを備え、
各画素部は、低電位の第１電圧電源線と高電位の第２電圧電源線との間に接続され供給電流に応じて発光する表示素子と、前記第２電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに前記第１制御信号線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ソース間に接続される保持容量と、トランジスタにより形成され前記駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに前記第２制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記画素部に取り込む複数の画素スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに前記第２制御信号線からの制御信号によりオン、オフ制御されるスイッチとを有し、
前記複数の画素部の一部で、前記駆動トランジスタと前記表示素子とを接続する第１導電路が断線し、かつ前記画素スイッチと前記映像信号線とを接続する部分、前記画素スイッチ同士を接続している部分、一つの前記画素スイッチと前記第２制御信号線とを接続している部分の少なくとも一つが断線しているアクティブマトリクス型表示装置において、
前記複数の画素部が形成するそれぞれの列に対応して少なくとも一つのダミー画素部が形成され、
前記画素部への映像信号書込み時期において、当該画素部と対応するダミー画素部とに同時に映像信号を流すようになされていることを特徴とするアクティブマトリクス型表示装置。
【請求項８】
複数の画素部が形成するそれぞれの列に対応して形成された各ダミー画素部は、
前記第２電圧電源線に接続されゲート制御電圧に応じてオン、オフされるダミー駆動トランジスタと、
トランジスタにより形成され前記ダミー駆動トランジスタのドレインと前記映像信号線との間に接続されているとともに第３制御信号線からの制御信号によりオン、オフ制御され前記映像信号線からの映像信号を前記ダミー画素部に取り込むダミー画素スイッチと、
前記ダミー駆動トランジスタのゲート、ドレイン間に接続されているとともに前記第３制御信号線からの制御信号によりオン、オフ制御されるダミースイッチとを有することを特徴とする請求項７に記載のアクティブマトリクス型表示装置。
【請求項９】
各ダミー画素部は、
前記ダミー駆動トランジスタのゲート、ソース間に接続されるダミー保持容量を更に有することを特徴とする請求項８に記載のアクティブマトリクス型表示装置。
【請求項１０】
前記複数の画素部が形成するそれぞれの列に対応して形成されるダミー画素部を複数行備え、
前記画素部への映像信号書込み時期において、当該画素部と適宜選択した行の対応するダミー画素部とに同時に映像信号を流すことを特徴とする請求項７又は８に記載のアクティブマトリクス型表示装置。
【請求項１１】
前記駆動トランジスタのＷ／Ｌ比よりも前記ダミー駆動トランジスタのＷ／Ｌ比が大きいことを特徴とする請求項８に記載のアクティブマトリクス型表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−３１６５１１（Ｐ２００７−３１６５１１Ａ）
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願番号】特願２００６−１４８１８３（Ｐ２００６−１４８１８３）
【出願日】平成１８年５月２９日（２００６．５．２９）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願日】平成１８年５月２９日（２００６．５．２９）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
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