【課題】一サンプリング当たりにＡ／Ｄ変換時間を短縮すること可能なアナログディジタル変換器を提供することを目的とする。
【解決手段】Ａ／Ｄ変換ステージ１０１でのサンプル値Ｒに変換操作Ｂを施して変換結果Ｄ３を生成しこの変換結果Ｄ３にＡ／Ｄ変換ステージ１０３でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０５でのサンプル値に変換操作Ｂを施して変換結果Ｄ４を生成しこの変換結果Ｄ４にＡ／Ｄ変換ステージ１０７でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０７でのサンプル値に変換操作Ｂを施して変換結果Ｄ５を生成しこの変換結果Ｄ５にＡ／Ｄ変換ステージ１０１でサンプリング操作Ａを施す。Ａ／Ｄ変換ステージ１０３でのサンプル値に変換操作Ｂを施して変換結果Ｄ６を生成しこの変換結果Ｄ６にＡ／Ｄ変換ステージ１０５でサンプリング操作Ａを施す。

【特許請求の範囲】
【請求項１】
各々がステージ入力およびステージ出力を有しており直列に接続された第１〜第ＮのＡ／Ｄ変換ステージと、
アナログ信号を受けるアナログ入力と、
前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第１および第２のサンプリング期間中にそれぞれ第１および第２の標本アナログ信号をサンプリングするための入力スイッチと、
前記第１のＡ／Ｄ変換ステージの前記ステージ入力と前記第ＮのＡ／Ｄ変換ステージの前記ステージ出力との間に接続されており、前記第ＮのＡ／Ｄ変換ステージから前記第１のＡ／Ｄ変換ステージへの経路を前記第１および第２のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、
前記第１〜第ＮのＡ／Ｄ変換ステージの各々からの変換結果を受けて、アナログ／ディジタル変換結果を示すＡ／Ｄ変換ディジタルコードを生成するディジタル演算回路と
を備え、
前記第１〜第ＮのＡ／Ｄ変換ステージの各々は、
前記変換結果を示し所定のビット数からなるディジタル信号を前記ステージ入力からの信号に応答して生成するサブＡ／Ｄ変換回路と、
前記ディジタル信号に応じた制御信号を生成する制御回路と、
前記制御信号に応じた所定の電圧を生成するＤ／Ａ変換器と、
前記ステージ入力からの信号を受ける第１の入力、該信号および前記所定の電圧を受ける第２の入力、および前記ステージ出力に接続された出力を有するゲインステージと
を含み、
前記第１〜第ＮのＡ／Ｄ変換ステージの数Ｎは３である、ことを特徴とするアナログディジタル変換器。
【請求項２】
前記ゲインステージは、第１および第２のキャパシタ並びに演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第１および第２のキャパシタに格納し、また、前記ステージ入力からの電荷を前記第１および第２のキャパシタのいずれか一方に再び格納し、さらに、前記第１および第２のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第１および第２のキャパシタ並びに前記演算増幅回路を用い前記電荷の再配置を行い、またさらに、前記第１および第２のキャパシタのいずれか他方に前記所定の電圧を受けることによって前記第１および第２のキャパシタにおいて前記再配置された電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項１に記載されたアナログディジタル変換器。
【請求項３】
前記ゲインステージは、
前記第１のキャパシタの一端を第１の期間に前記ステージ入力に接続するための第１のスイッチと、
前記第２のキャパシタの一端を前記第１の期間に前記ステージ入力に接続するための第２のスイッチと、
前記第１の期間と異なる第２の期間に前記第１のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第３のスイッチと、
前記第１のキャパシタの他端と前記演算増幅回路の反転入力との間に接続されており、前記第１の期間と前記第２の期間との間の第３の期間に前記第１のキャパシタの前記他端を前記反転入力から切り離すための第４のスイッチと、
前記第２のキャパシタの一端と前記演算増幅回路の前記出力との間に接続されており、前記第１〜第３の期間と異なる第４の期間に前記第２のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第５のスイッチと
を含み、
前記演算増幅回路の前記反転入力は、前記第２の期間に前記第１のキャパシタの他端および前記第２のキャパシタの他端に接続され、前記演算増幅回路の前記出力は前記ステージ出力に接続され、
前記Ｄ／Ａ変換器は、前記所定の電圧を前記第２の期間に前記第２のキャパシタの前記一端に提供すると共に、前記所定の電圧を前記第４の期間に前記第１のキャパシタの前記一端に提供する、ことを特徴とする請求項２に記載されたアナログディジタル変換器。
【請求項４】
前記第１〜第ＮのＡ／Ｄ変換ステージの段数Ｎは３であり、
前記ゲインステージは、第１〜第３のキャパシタおよび演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第１および第２のキャパシタに格納し、また、前記第１のキャパシタに前記所定の電圧を受けることによって前記第１および第２のキャパシタに前記電荷の再配置を行って前記演算増幅回路の出力に演算結果を生成すると共に前記演算結果に対応する電荷を前記第３のキャパシタに格納し、さらに、前記第２のキャパシタに前記所定の電圧を受けることによって前記再配置された電荷および前記第３のキャパシタに格納された前記電荷の再配置を前記第１〜第３のキャパシタにおいて行うと共に前記演算増幅回路の前記出力に前記演算値を生成する、ことを特徴とする請求項１に記載されたアナログディジタル変換器。
【請求項５】
前記ゲインステージは、
前記第１のキャパシタの一端を第１の期間に前記ステージ入力に接続するための第１のスイッチと、
前記第２のキャパシタの一端を前記第１の期間に前記ステージ入力に接続するための第２のスイッチと、
前記第２のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第１の期間と異なる第２の期間に前記第２のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第３のスイッチと、
前記第１のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第１および第２の期間と異なる第３の期間に前記第１のキャパシタの前記一端を前記出力に接続するための第４のスイッチと、
前記第３のキャパシタの一端と前記演算増幅回路の前記反転入力との間に接続されており、前記第３の期間に前記第３のキャパシタの前記一端を前記演算増幅回路の前記反転入力に接続するための第５のスイッチと、
前記第３のキャパシタの前記一端と基準電位線との間に接続されており、前記第１および第２の期間に前記第３のキャパシタの前記一端に前記基準電位を提供するための第６のスイッチと
を含み、
前記演算増幅回路の前記反転入力は、前記第１のキャパシタの他端および前記第２のキャパシタの他端に接続され、前記演算増幅回路の前記出力は、前記第３のキャパシタの他端および前記ステージ出力に接続され、
前記Ｄ／Ａ変換器は、前記所定の電圧を前記第２の期間に前記第１のキャパシタの前記一端に提供すると共に、前記所定の電圧を前記第３の期間に前記第２のキャパシタの前記一端に提供する、ことを特徴とする請求項４に記載されたアナログディジタル変換器。
【請求項６】
前記ディジタル演算回路は、
前記第１および第２の標本アナログ信号にそれぞれ対応し前記第１〜第３のＡ／Ｄ変換段からのディジタル信号からなる第１および第２のデータ群を格納するための第１〜第３の記憶回路と、
前記第１〜第３の記憶回路に接続されており、前記第１のデータ群の前記ディジタル信号を用いて前記第１の標本アナログ信号に対応する第１のディジタルコードを生成する第１の回路と、
前記第１〜第３の記憶回路に接続されており、前記第２のデータ群の前記ディジタル信号を用いて前記第２の標本アナログ信号に対応する第２のディジタルコードを生成する第２の回路と、
前記第１および第２のディジタルコードの一方を用いて前記第１および第２のディジタルコードの他方を補正して前記Ａ／Ｄ変換ディジタルコードを生成する補正回路とを含む、ことを特徴とする請求項４または請求項５に記載されたアナログディジタル変換器。
【請求項７】
前記サブＡ／Ｄ変換回路は、前記ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項１〜請求項６のいずれか一項に記載されたアナログディジタル変換器。
【請求項８】
前記サブＡ／Ｄ変換回路は、前記ステージ入力からの信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成する、ことを特徴とする請求項１〜請求項７のいずれか一項に記載されたアナログディジタル変換器。
【請求項９】
入力アナログ信号を受ける入力と前記アナログ入力に前記アナログ信号を提供する出力とを有するサンプル／ホールド回路を更に備え、
前記サンプル／ホールド回路は、反転入力および非反転出力を有する演算増幅回路と、前記反転入力と前記非反転出力との間に接続された帰還スイッチとを含む、ことを特徴とする請求項１〜請求項８のいずれか一項に記載されたアナログディジタル変換器。
【請求項１０】
前記第１および第２の標本アナログ信号のいずれか一方は、前記入力アナログ信号に対応しており、
前記サンプル／ホールド回路の前記帰還スイッチは、前記第１および第２のサンプリング期間のいずれか一方の全期間中に開かれる、ことを特徴とする請求項９に記載されたアナログディジタル変換器。
【請求項１１】
前記サンプル／ホールド回路の前記帰還スイッチは、前記第１および第２のサンプリング期間のいずれか他方の期間の一部分において閉じられ、
前記第１および第２の標本アナログ信号のいずれか他方は、前記サンプル／ホールド回路の前記帰還スイッチが開かれた後に提供される、ことを特徴とする請求項１０に記載されたアナログディジタル変換器。
【請求項１２】
前記サンプル／ホールド回路の前記演算増幅回路は、非反転入力および反転出力をさらに有しており、
前記サンプル／ホールド回路は、前記演算増幅回路の前記非反転入力と前記演算増幅回路の前記反転出力との間に接続された別の帰還スイッチを含む、ことを特徴とする請求項９〜請求項１１のいずれか一項に記載されたアナログディジタル変換器。
【請求項１３】
第１〜第３のＡ／Ｄ変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第１〜第３のＡ／Ｄ変換ステージの各々は、演算増幅回路と、該演算増幅回路の反転入力に接続された一端を有する第１および第２のキャパシタと、
該演算増幅回路の出力に接続された一端を有する第３のキャパシタとを含み、
当該方法は、
（ａ）前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に第１の変換操作を施して前記第１のＡ／Ｄ変換ステージのための第１の変換値を生成すると共に、前記第２のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に第２の変換操作を施して前記第２のＡ／Ｄ変換ステージのための第２の変換値を生成し前記第３のＡ／Ｄ変換ステージにおいて前記第２の変換値に対応したアナログ信号にサンプリング操作を施すステップと、
（ｂ）前記第１のＡ／Ｄ変換ステージにおいて前記第１の変換操作の後に前記第２の変換操作を施して前記第１のＡ／Ｄ変換ステージのための第２の変換値を生成し前記第２の変換値に対応したアナログ信号に前記第２のＡ／Ｄ変換ステージにおいて前記サンプリング操作を施すと共に、前記第３のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して前記第３のＡ／Ｄ変換ステージのための第１の変換値を生成するステップと、
（ｃ）前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施して前記第２のＡ／Ｄ変換ステージのための第１の変換値を生成すると共に、前記第３のＡ／Ｄ変換ステージにおいて前記第２の変換操作を施して前記第３のＡ／Ｄ変換ステージにおいて第２の変換値を生成し前記第２の変換値に対応したアナログ信号に前記第１のＡ／Ｄ変換ステージにおいて前記サンプリング操作を施すステップと
を備え、
前記サンプリング操作は、
前記第１のキャパシタおよび前記第２のキャパシタの各々に、当該Ａ／Ｄ変換ステージに入力されたアナログ信号に応じた電荷を蓄積するステップを含み、
前記第１の変換操作は、
前記第２のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第１のキャパシタの前記他端に供給することによって、前記第１の変換値を前記演算増幅回路の前記出力に生成し前記第１および第２のキャパシタの前記電荷を再配置すると共に前記第１の変換値に対応する電荷を前記第３のキャパシタに蓄積するステップ
を含み、
前記第２の変換操作は、
前記第１および第３のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該Ａ／Ｄ変換ステージにおけるＡ／Ｄ変換結果を示すディジタル信号に応じた変換アナログ信号を前記第２のキャパシタの前記他端に供給することによって、前記第２の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１、第２および第３のキャパシタの前記電荷を再配置する第３のステップを含む、ことを特徴とする方法。
【請求項１４】
前記ステップ（ａ）〜前記ステップ（ｃ）を順に繰り返すステップを更に備える、ことを特徴とする請求項１３に記載された方法。
【請求項１５】
前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージに第１の標本アナログ信号を受けて、前記第１の標本アナログ信号に前記サンプリング操作を施すステップと、
前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１および第２の変換操作を施すと共に、前記第２の変換操作による変換値に対応するアナログ信号に前記第２のＡ／Ｄ変換ステージにおいてサンプリング操作を施すステップと、
前記ステップ（ａ）〜（ｃ）に先立って、前記第１のＡ／Ｄ変換ステージに第２の標本アナログ信号を受けて、前記第２の標本アナログ信号に前記サンプリング操作を施すと共に、前記第２のＡ／Ｄ変換ステージにおいてサンプリングされたアナログ信号に前記第１の変換操作を施すステップと
を更に備える、ことを特徴とする請求項１３又は請求項１４に記載された方法。
【請求項１６】
演算増幅回路を含むサンプル／ホールド回路への信号のサンプリング動作を行った後に前記サンプル／ホールド回路を保持動作状態すると共に、保持した信号を前記第１および第２の標本アナログ信号の一方として発生するステップと、
前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル／ホールド回路を保持動作状態にすると共に、保持した信号を前記第１および第２の標本アナログ信号の他方として発生するステップと
を備える、ことを特徴とする請求項１３〜請求項１５のいずれか一項に記載された方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【公開番号】特開２０１２−１６０６８（Ｐ２０１２−１６０６８Ａ）
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願番号】特願２０１１−２３１０４５（Ｐ２０１１−２３１０４５）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【分割の表示】特願２００８−５２０６３６（Ｐ２００８−５２０６３６）の分割
【原出願日】平成１９年６月８日（２００７．６．８）
【出願人】（３０４０２３３１８）国立大学法人静岡大学 (416)
【Ｆターム（参考）】